JP2004071878A - 半導体集積回路装置 - Google Patents

Abstract

【課題】入出力端子数＞ＵＡ数の場合に、マクロセルのセル幅を増加させることなく、入出力端子をマクロセル内に配置することが可能な半導体集積回路装置を得ること。
【解決手段】金属配線のピッチと同じ間隔の複数の垂直グリッドＸ１〜Ｘ５を有する層と、垂直グリッドＸ１〜Ｘ５と直交する方向に金属配線のピッチと同じ間隔の複数の水平グリッドＹ１〜Ｙ５を有する層とによって形成される配線格子上に、辺の長さが垂直および水平グリッドの間隔の整数倍の長さを有する矩形状のマクロセルを、その辺が垂直および水平グリッド上に位置しないように配置すると共に、配線格子点上に入出力端子を配置して、配線が行われた半導体集積回路装置において、マクロセル１は、マクロセル１に配置される入出力端子の数が、マクロセル１内を通過する垂直グリッドＸ１〜Ｘ５の数よりも多い場合に、同一の垂直グリッドの配線格子点上に複数の入出力端子を配置する。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特にセルベース方式の設計において半導体基本素子のセル幅を増加させることなく使用する基本素子の入出力端子を配置した半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
現在、半導体集積技術の進歩に伴って大規模集積回路がさらに大型化される傾向にある。大規模集積回路の大型化につれて、その製造コストを低減することはその製造期間を短縮することと同様に重要な問題となっている。製造コストの低減に大きく寄与する具体的方法の一つとして、チップコストの抑制が挙げられるが、これはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　ＩＣ）のＣＡＤの支援による自動設計の一つであるセルベース方式の設計によって、セルの面積縮小および配置配線効率の向上を図ることによって実現される。
【０００３】
大規模集積回路に使用されるＣＭＯＳ素子には、インバータ、ナンドゲート、ノアゲートおよびその他各種の論理素子が存在しており、セルベース方式の設計では、これらの素子を単位セルとして機能ごとにセルレイアウトがなされたマクロセル（この明細書では、半導体基本素子ともいう）が予め用意されている。そして、このマクロセルに関するパターン情報や入出力端子情報がセルライブラリとして登録される。
【０００４】
図７は、マクロセルの配置例を示している。図７には、Ｙ軸と平行に伸びるグリッド（以下、垂直グリッドという）Ｘ１〜Ｘ６が所定の間隔で配置されており、また、Ｘ軸と平行に伸びるグリッド（以下、水平グリッドという）Ｙ１〜Ｙ５も同様に所定の間隔で配置されている。そして、これらの互いに直交する垂直グリッドＸ１〜Ｘ６と水平グリッドＹ１〜Ｙ５によって、配線格子が形成される。
マクロセル１０１は、その辺がこれらの垂直グリッドＸ１〜Ｘ６と水平グリッドＹ１〜Ｙ５と重ならないように配置されている。なお、この図７において、１０２は単位セルを表している。
【０００５】
セルベース方式の設計で使用するマクロセルにおいて、配線格子をベースにした自動配置配線装置（以下、チャネル型という）によってレイアウトが作成される場合では、通常、垂直グリッドは垂直方向の金属配線（以下、配線という）のピッチを採用し、水平グリッドは水平方向の配線ピッチを採用している。例えば、垂直方向の配線を第２層ＡＬ配線（以下、２ＡＬという）で行い、水平方向の配線を第１層ＡＬ配線（以下、１ＡＬという）で行う場合に、たとえば、２ＡＬのピッチが３μｍであり、１ＡＬのピッチが２μｍである場合には、Ｘ軸方向のグリッドの間隔、すなわち隣り合う垂直グリッドの間隔を３μｍとし、Ｙ軸方向のグリッドの間隔、すなわち隣り合う水平グリッドの間隔を２μｍとしていた。
【０００６】
また、チャネル型の自動配置配線装置では、このような配線格子上に配置されるマクロセル１０１のＹ軸方向の寸法（以下、セル高という）と、そのＸ軸方向の寸法（以下、セル幅という）が重要な値となっている。すなわち、配置配線を効率的に行うために、マクロセル１０１のセル幅は、垂直方向に使用する配線ピッチの整数倍になっており、マクロセル１０１のセル高は、水平方向に使用する配線ピッチの整数倍になっている。そして、マクロセル１０１内では、入出力端子Ａ〜Ｆがこの格子点（垂直方向の配線と水平方向の配線との交点）に配置される。なお、この明細書では、Ｙ軸と平行に伸びる配線Ｘ１〜Ｘ６のピッチ、すなわちＸ軸上における隣合う配線Ｘ１〜Ｘ６同士の間隔を、１単位セル幅（以下、１ＵＡという）と呼ぶ。
【０００７】
ここで、自動配置配線装置の配線を行う手順について説明する。自動配置配線装置は、まず、垂直グリッドＸ１〜Ｘ６と水平グリッドＹ１〜Ｙ５によって形成される配線格子上にマクロセル１０１の配置を行う。つづいて、配置されたマクロセルとマクロセルとの隙間に配線通過領域として、１ＵＡの活性トランジスタ領域を持たないセル（以下、フィードセルという）を挿入してセル列を作成し概略配線を行う。つぎに、オーバフローや混雑度を基に、詳細配線を実施するか否かを、自動配置配線装置を操作する人間が判断し、場合によっては修正が行われる。そして、その結果に基づいて詳細配線が行われ、配線処理が終了する。
【０００８】
【発明が解決しようとする課題】
このような配線処理において、マクロセル１０１の入出力端子は、垂直グリッドＸ１〜Ｘ６と、水平グリッドＹ１〜Ｙ５との交点に配置されるが、通常、入出力端子の総数が少ない場合には、「入出力端子数≦ＵＡ数」となる。この場合には、配置されたマクロセルのセル幅を増加させることなく、入出力端子を該マクロセル内に配置することが可能である。しかし、入出力端子の総数が多い場合には、「入出力端子数＞ＵＡ数」となる場合が生じる。この場合には、従来は、マクロセル１０１のセル幅を増加させることによって、その増加させた部分を通過する垂直グリッドの格子点上に入出力端子を配置していた。例えば、図８に示すように、最初に設計したマクロセル１０１’が、垂直グリッドＸ１〜Ｘ５と水平グリッドＹ１〜Ｙ５との格子点を含むように配置されたものであり、このマクロセル１０１’に配置される入出力端子Ａ〜Ｆの数が６である場合を想定する。この場合、図８に示されるように、マクロセル１０１’内を通過する垂直グリッドの数が５本であるので、入出力端子数（＝６）＞ＵＡ数（＝５）となる。そこで、従来の設計では、図７に示すように、最初に設計したマクロセル１０１’よりも１ＵＡ（＝６−５）分のセル幅だけ広げたマクロセル１０１として、入出力端子Ａ〜Ｆを配置していた。そのため、セル幅を増加させたマクロセル１０１内には、トランジスタの活性領域がまったく存在しないにもかかわらず、入出力端子を配置する目的のためだけに、マクロセルを１ＵＡ以上広げなければならないという問題点があった。
【０００９】
この発明は上記に鑑みてなされたもので、セルベース方式の設計において使用するマクロセルの入出力端子の配置に関し、入出力端子数＞ＵＡ数となる場合に、マクロセルのセル幅を増加させることなく、入出力端子をマクロセル内に配置することが可能な半導体集積回路装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体集積回路装置は、金属配線のピッチと一致する間隔をおいて平行に伸びる複数の垂直グリッドを有する層と、前記垂直グリッドと直交する方向に金属配線のピッチと一致する間隔をおいて平行に伸びる複数の水平グリッドを有する前記垂直グリッドの層とは異なる層とによって形成される配線格子上に、２組の辺の長さがそれぞれ前記垂直および水平グリッドの間隔の整数倍の長さを有する矩形状の半導体基本素子を、その辺が前記垂直および水平グリッド上に位置しないように配置すると共に、前記半導体基本素子内の前記垂直グリッドと水平グリッドとが交わる配線格子点上に入出力端子を配置して、配線が行われた半導体集積回路装置において、前記半導体基本素子は、前記半導体基本素子に配置される入出力端子の数が、前記半導体基本素子内を通過する垂直グリッドの数よりも多い場合に、同一の垂直グリッドの配線格子点上に複数の入出力端子を配置することを特徴とする。
【００１１】
この発明によれば、半導体基本素子に配置される入出力端子の数が、半導体基本素子内を通過する垂直グリッドの数よりも多い場合に、半導体基本素子には、同一の垂直グリッドの配線格子点上に複数の入出力端子が配置される。
【００１２】
つぎの発明にかかる半導体集積回路装置は、上記の発明において、前記複数の入出力端子を配置した垂直グリッドは、前記半導体基本素子内の最も外側を通過する垂直グリッドであることを特徴とする。
【００１３】
この発明によれば、半導体基本素子内の最も外側を通過する垂直グリッドに、複数の入出力端子が配置される。
【００１４】
つぎの発明にかかる半導体集積回路装置は、上記の発明において、前記半導体集積回路装置の複数の入出力端子を有する垂直グリッドの側に第２の半導体基本素子が隣接して配置され、前記第２の半導体基本素子内の前記半導体集積回路装置と隣接する側の最も外側の垂直グリッドを使用して、前記半導体集積回路装置の垂直グリッドの複数の入出力端子の配線を行うことを特徴とする。
【００１５】
この発明によれば、半導体集積回路装置の複数の入出力端子を有する垂直グリッドの側に隣接して配置された第２の半導体基本素子内の半導体集積回路装置と隣接する側の最も外側の垂直グリッドを使用して、半導体集積回路装置の垂直グリッドの複数の入出力端子の配線が行われる。
【００１６】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。
【００１７】
実施の形態１．
図１は、この発明にかかる半導体集積回路装置の実施の形態１を示しており、マクロセルの入出力端子の総計がＵＡ数よりも多い場合の入出力端子の配置の一例を示している。この図１において、１はマクロセル（半導体基本素子）を、２はマクロセル１を構成する集積回路の構成部品となる回路素子、論理素子、機能ブロックなどの単位となる単位セルをそれぞれ表している。また、マクロセル１および単位セル２は、グリッドを基準に配置されている。ここで、Ｙ軸に平行に伸びる垂直グリッドＸ１〜Ｘ５は垂直方向の配線ピッチを採用し、Ｘ軸に平行の伸びる水平グリッドＹ１〜Ｙ５は水平方向の配線ピッチを採用しており、垂直グリッドＸ１〜Ｘ５と水平グリッドＹ１〜Ｙ５は配線格子を形成している。さらに、マクロセル１内には入出力端子Ａ〜Ｆが配置されるが、この入出力端子Ａ〜Ｆは配線格子の格子点（垂直グリッドＸ１〜Ｘ５と水平グリッドＹ１〜Ｙ５との交点）上に配置される。なお、以下の説明では、垂直グリッドは、２ＡＬ配線で構成されるものとし、水平グリッドは１ＡＬ配線で構成されているものとする。
【００１８】
この発明においては、マクロセル１の入出力端子の総計が、マクロセル１のＸ軸方向の配線（可能な）数よりも多い場合に、Ｙ軸に平行に伸びる同一の配線上に複数の入出力端子用の格子点を配置した単位セル２を少なくとも１以上配置することを特徴とする。
【００１９】
すなわち、マクロセルブロックの自動配置配線において、入出力端子と同数の配線を確保する目的のためにのみ、単位セル２を追加してマクロセル１のセル幅、つまりマクロセル１の面積を増加させるのではなく、入出力端子をＹ軸に平行に伸びる同一の配線上に複数配置することによって、マクロセル１のセル幅、つまりマクロセル１の面積を増加させずに、自動配置配線を行うことを特徴としている。
【００２０】
たとえば、図１の場合、マクロセル１内には５本の垂直グリッドＸ１〜Ｘ５が通過している（マクロセル１のＵＡ数は５となっている）が、入出力端子の数は６個である「入出力端子数＞ＵＡ数」となっている場合に、例えば、垂直グリッドＸ４に２つの入出力端子Ｄ，Ｅを配置するようにしている。すなわち、この実施の形態１では、垂直グリッドＸ４と水平グリッドＹ５との交点に入出力端子Ｄを配置し、垂直グリッドＸ５と水平グリッドＹ１との交点に入出力端子Ｅを配置することによって、マクロセル１のセル幅を増加させずに入出力端子を配置することを可能にしている。
【００２１】
図２は、図１に示されるように同一のＹ軸に平行な配線Ｘ４上に配置された入出力端子Ｄ，Ｅに対して、入出力端子ＤへのアクセスがＹ軸方向上方からであり、入出力端子ＥへのアクセスがＹ軸方向下方からの場合を示している。この図２において、７はＹ軸方向上方からの２ＡＬ配線を、８はＹ軸方向下方からの２ＡＬ配線を、１０はビアホールをそれぞれ示している。この場合には、問題なくこれらの２つの入出力端子Ｄ，Ｅに２ＡＬ配線を配線することが可能である。
【００２２】
図３は、図１に示されるように同一のＹ軸に平行な配線Ｘ４上に配置された入出力端子Ｄ，Ｅに対して、入出力端子ＤへのアクセスがＹ軸方向下方からであり、入出力端子ＥへのアクセスがＹ軸方向上方からの場合を示している。この場合には、図２の場合とは異なり、垂直グリッドＸ４に上方からの２ＡＬ配線７と下方からの２ＡＬ配線８とが入出力端子Ｄ，Ｅとの間で重なってしまい、入出力端子Ｄ，Ｅに２ＡＬ配線を配線することは不可能である。すなわち、この図３の場合には、同一の垂直グリッドＸ４上に２つの入出力端子を配置することはできない。
【００２３】
このように、この実施の形態１によれば、マクロセル１にフィードセルを挿入させることなく入出力端子Ｄ，Ｅを配線することができる確率は１／２となる。
そして、この配線可能な確率を用いてセル幅の増加分を表すと、１／２ＵＡとなる。これに対して、図７に示した従来の技術による配線方法では、すべての入出力端子に対して１本の垂直グリッドを割り振るようにフィードセルを挿入してマクロセル１のセル幅を増加させるようにしているので、マクロセル１のＵＡ数は６となり、セル幅の増加分は１となる。したがって、この発明にかかる半導体集積回路装置に使用されるマクロセルを使用することによって、１／２ＵＡ分のマクロセル１のブロック面積の縮小が可能になる。
【００２４】
この実施の形態１によれば、「入出力端子数＞ＵＡ数」である場合に、同一の垂直グリッド上に複数の入出力端子を配置するようにしたので、マクロセル１のセル幅（面積）を増加させることなくすべての入出力端子を配置することができるという効果を有する。
【００２５】
実施の形態２．
図４は、この発明にかかる半導体集積回路装置の実施の形態２を示している。
実施の形態１の場合と同様に、マクロセル１の入出力端子の総計がＵＡ数よりも多い場合の入出力端子の配置の一例を示しているが、この実施の形態２では、入出力端子が２以上存在する単位セル２が、すなわち入出力端子を２以上配置した垂直グリッドが、マクロセル１のブロックの最も外側に存在する場合を例示している。図４の場合では、マクロセル１の最も外側の垂直グリッドＸ５上で、水平グリッドＹ５との交点に入出力端子Ｄを配置し、水平グリッドＹ１との交点に入出力端子Ｅを配置している。
【００２６】
図５は、図４に示されるように同一の垂直グリッドＸ５上に配置された入出力端子Ｄ，Ｅに対して、入出力端子ＤへのアクセスがＹ軸方向上方からであり、入出力端子ＥへのアクセスがＹ軸方向下方からの場合を示している。この場合には、実施の形態１の図２の場合と同様に、問題なく入出力端子ＤにはＹ軸方向上方からの２ＡＬ配線７を、入出力端子ＥにはＹ軸方向下方からの２ＡＬ配線８を、それぞれ配線することが可能である。
【００２７】
図６は、図１に示されるように同一の垂直グリッドＸ５上に配置された入出力端子Ｄ，Ｅに対して、入出力端子ＤへのアクセスがＹ軸方向下方からであり、入出力端子ＥへのアクセスがＹ軸方向上方からの場合を示している。この図６の例では、マクロセル１は、垂直グリッドＸ１〜Ｘ５と水平グリッドＹ１〜Ｙ５との格子点を含む範囲に配置され、このマクロセル１の垂直グリッドＸ５の側と隣接する側に、垂直グリッドＸ６〜Ｘ８と水平グリッドＹ１〜Ｙ５との格子点を含む範囲にマクロセル１’が配置されている。また、隣接するマクロセル１’は、マクロセル１の隣接する側の最も外側の垂直グリッドＸ６上には入出力端子の配置配線がされておらず、さらに、マクロセル１の垂直グリッドＸ５と結ぶ水平グリッドＹ１〜Ｙ５との間にも、配線が行われていない。この場合には、入出力端子ＥへのアクセスがＹ軸方向の上方からとしても、隣接するマクロセル１’内の配線を用いることによって、配線を行うことが可能となる。すなわち、入出力端子ＥへのＹ軸方向上方からの２ＡＬ配線７に対して、マクロセル１内の入出力端子Ｄから隣接するマクロセル１’のビアホール１０まで１ＡＬ配線９によって配線し、ビアホール１０で１ＡＬ配線９とＹ軸方向の下方からの２ＡＬ配線８とを接続して、入出力端子Ｄ，Ｅへのアクセスを行うことが可能となる。なお、１１はビアホールを示している。
【００２８】
このように、この実施の形態２によれば、マクロセル１にフィードセルを挿入させることなく入出力端子Ｄ，Ｅを配線することができる確率は１／２＋αとなる。ただし、αは、入出力端子ＤへのアクセスがＹ軸方向下方からで、入出力端子ＥへのアクセスがＹ軸方向上方からの場合に、隣接するマクロセル内の配線によって配線可能になる確率に１／２を掛けたものである。これにより、マクロセル１の最も外側の垂直グリッドに２以上の入出力端子を配置した場合には、その内側に２以上の入出力端子を配置した実施の形態１の場合に比してさらに配線可能な確率が高くなる。そして、この配線可能な確率を用いてセル幅の増加分を表すと、（１／２−α）ＵＡとなる。したがって、この発明にかかる半導体集積回路装置に使用されるマクロセルを使用することによって、（１／２−α）ＵＡ分のマクロセル１のブロック面積の縮小が可能になる。
【００２９】
この実施の形態２によれば、「入出力端子数＞ＵＡ数」の場合に、マクロセルを通過する最も外側の垂直グリッド上に複数の入出力端子を配置して、隣接するマクロセル内の配線を利用するようにしたので、マクロセル１のセル幅（面積）を増加させることなく、すべての入出力端子を配置することができるという効果を有する。
【００３０】
なお、上述した実施の形態１および２において、同一垂直グリッド上に２つの入出力端子を配置する場合を例に挙げて説明したが、３つ以上の入出力端子を配置してもよい。
【００３１】
【発明の効果】
以上説明したように、この発明によれば、半導体基本素子は、同一の垂直グリッドの配線格子点上に複数の入出力端子を配置するように構成したので、半導体基本素子に配置される入出力端子の数が、半導体基本素子内を通過する垂直グリッドの数よりも多い場合に、半導体基本素子のセル幅を広げることなく入出力端子を配置することができるという効果を有する。その結果、従来に比べて、半導体集積回路装置および半導体集積回路装置ブロック全体、ひいては半導体チップ全体の面積を削減することができる。
【００３２】
つぎの発明によれば、複数の入出力端子を配置した垂直グリッドは、半導体基本素子内の最も外側を通過する垂直グリッドとしたので、半導体基本素子に配置される入出力端子の数が、半導体基本素子内を通過する垂直グリッドの数よりも多い場合に、半導体基本素子のセル幅を広げることなく入出力端子を配置することができるという効果を有する。
【００３３】
つぎの発明によれば、半導体集積回路装置の複数の入出力端子を有する垂直グリッドの側に、活性トランジスタ領域を有しない第２の半導体基本素子が隣接して配置され、第２の半導体基本素子内の半導体集積回路装置と隣接する側の最も外側の垂直グリッドを使用して、半導体集積回路装置の垂直グリッドの複数の入出力端子の配線を行うようにしたので、半導体基本素子の最も外側でない内部を通過する垂直グリッドに複数の入出力端子を配置した場合と比べて、配線が不可能になる確率を低くすることができるという効果を有する。
【図面の簡単な説明】
【図１】この発明による半導体集積回路装置の実施の形態１を示す平面図である。
【図２】図１の半導体集積回路装置の配線が可能な場合を示す図である。
【図３】図１の半導体集積回路装置の配線が不可能な場合を示す図である。
【図４】この発明による半導体集積回路装置の実施の形態２を示す平面図である。
【図５】図４の半導体集積回路装置の配線が可能な場合を示す図である。
【図６】図４の半導体集積回路装置の配線が可能な場合を示す図である。
【図７】半導体集積回路装置の従来例を示す平面図である。
【図８】半導体集積回路装置の従来例を示す平面図である。
【符号の説明】
１　マクロセル、２　単位セル、７〜９　配線、１０，１１　ビアホール。

Claims (3)

1. 金属配線のピッチと一致する間隔をおいて平行に伸びる複数の垂直グリッドを有する層と、前記垂直グリッドと直交する方向に金属配線のピッチと一致する間隔をおいて平行に伸びる複数の水平グリッドを有する前記垂直グリッドの層とは異なる層とによって形成される配線格子上に、２組の辺の長さがそれぞれ前記垂直および水平グリッドの間隔の整数倍の長さを有する矩形状の半導体基本素子を、その辺が前記垂直および水平グリッド上に位置しないように配置すると共に、前記半導体基本素子内の前記垂直グリッドと水平グリッドとが交わる配線格子点上に入出力端子を配置して、配線が行われた半導体集積回路装置において、
   前記半導体基本素子は、前記半導体基本素子に配置される入出力端子の数が、前記半導体基本素子内を通過する垂直グリッドの数よりも多い場合に、同一の垂直グリッドの配線格子点上に複数の入出力端子を配置することを特徴とする半導体集積回路装置。
2. 前記複数の入出力端子を配置した垂直グリッドは、前記半導体基本素子内の最も外側を通過する垂直グリッドであることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記半導体集積回路装置の複数の入出力端子を有する垂直グリッドの側に第２の半導体基本素子が隣接して配置され、
   前記第２の半導体基本素子内の前記半導体集積回路装置と隣接する側の最も外側の垂直グリッドを使用して、前記半導体集積回路装置の垂直グリッドの複数の入出力端子の配線を行うことを特徴とする請求項２に記載の半導体集積回路装置。

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