JPH09115905A - ダミーパターンの設計方法 - Google Patents
ダミーパターンの設計方法Info
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- JPH09115905A JPH09115905A JP7273887A JP27388795A JPH09115905A JP H09115905 A JPH09115905 A JP H09115905A JP 7273887 A JP7273887 A JP 7273887A JP 27388795 A JP27388795 A JP 27388795A JP H09115905 A JPH09115905 A JP H09115905A
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 仮想グリッドを用いないで第１層メタル配線
層、第２層メタル配線層を構成するデータパス系やメモ
リ系のマイクロブロックを含む大多数の集積回路におい
て、ダミーパターンを配置することを提供する。 【解決手段】 多層配線構造を有する半導体集積回路装
置において、所定の寸法及び０所定の間隔で配置された
補助パターン１０１〜１２５を作成し、前記の補助パタ
ーン１０１〜１２５から、配線パターン１１、１２を所
定の寸法だけ伸長した配線パターン領域１１ａ、１２ａ
を消去した補助パターン１０１、１１７、１１８、１２
２、１２３をダミーパターン１０１、１１７、１１８、
１２２、１２３として配置することを特徴とするダミー
パターン設計方法。
層、第２層メタル配線層を構成するデータパス系やメモ
リ系のマイクロブロックを含む大多数の集積回路におい
て、ダミーパターンを配置することを提供する。 【解決手段】 多層配線構造を有する半導体集積回路装
置において、所定の寸法及び０所定の間隔で配置された
補助パターン１０１〜１２５を作成し、前記の補助パタ
ーン１０１〜１２５から、配線パターン１１、１２を所
定の寸法だけ伸長した配線パターン領域１１ａ、１２ａ
を消去した補助パターン１０１、１１７、１１８、１２
２、１２３をダミーパターン１０１、１１７、１１８、
１２２、１２３として配置することを特徴とするダミー
パターン設計方法。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は多層配線構造を有す
る半導体集積回路装置におけるダミーパターン設計方法
に関するものである。
る半導体集積回路装置におけるダミーパターン設計方法
に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の配線の微細化、多
層化が進につれて、下層配線の有無に起因する段差、パ
ターンが密な領域と疎な領域とが混在していることによ
り発生するマイクロローディング効果に起因するエッチ
ングの不均一性等の問題を解決するために、配線の空き
領域に浮遊のメタルパターン（以下ダミーパターンと記
す）を配置する手法が注目されている。
層化が進につれて、下層配線の有無に起因する段差、パ
ターンが密な領域と疎な領域とが混在していることによ
り発生するマイクロローディング効果に起因するエッチ
ングの不均一性等の問題を解決するために、配線の空き
領域に浮遊のメタルパターン（以下ダミーパターンと記
す）を配置する手法が注目されている。
【０００３】以下図面を参照しながら、上記した従来の
半導体集積回路装置のダミーパターン配置の一例につい
て説明する。
半導体集積回路装置のダミーパターン配置の一例につい
て説明する。
【０００４】図１１は従来の半導体集積回路装置のパタ
ーン配置図を示すものである。図１１において、５０１
〜５０５は下層配線が通過すべきグリッドを示し、２
１、３１、３２、４１、４２、５１、５２、６１は具体
的な下層配線パターンのレイアウト例である。また６０
１〜６０５は上部配線が通過すべきグリッドを示してお
り、ここでは上層の配線パターンは簡単のため省略して
いる。さらに、グリッド５０２上で配線パターンの途切
れた空き領域にはダミーパターン３０が形成され、グリ
ッド５０３の空き領域にはダミーパターン４０が形成さ
れ、グリッド５０４上で配線パターンの途切れた空き領
域にはダミーパターン５０が形成されている。ここで、
ダミーパターン３０、４０、５０はその線幅を配線パタ
ーンと同じくするものである。また、同一グリッド上に
おける配線パターンとダミーパターンとの間隔Ｂは、配
線パターン間隔Ａと等しいものとなっている。
ーン配置図を示すものである。図１１において、５０１
〜５０５は下層配線が通過すべきグリッドを示し、２
１、３１、３２、４１、４２、５１、５２、６１は具体
的な下層配線パターンのレイアウト例である。また６０
１〜６０５は上部配線が通過すべきグリッドを示してお
り、ここでは上層の配線パターンは簡単のため省略して
いる。さらに、グリッド５０２上で配線パターンの途切
れた空き領域にはダミーパターン３０が形成され、グリ
ッド５０３の空き領域にはダミーパターン４０が形成さ
れ、グリッド５０４上で配線パターンの途切れた空き領
域にはダミーパターン５０が形成されている。ここで、
ダミーパターン３０、４０、５０はその線幅を配線パタ
ーンと同じくするものである。また、同一グリッド上に
おける配線パターンとダミーパターンとの間隔Ｂは、配
線パターン間隔Ａと等しいものとなっている。
【０００５】以上のような構成であれば、下層配線及び
上層配線の各グリッドの交点には配線パターン若しくは
ダミーパターンが必ず存在することになり、上層配線が
通るべきグリッド６０１〜６０５の全てにおいて、下層
配線のパターン間隔が一定となる。従って、下層配線上
に形成する層間絶縁膜の平坦化が簡単となり、製造コス
ト低減につながる。また、下層配線のパターンの粗密が
なくなることから、配線の異常エッチングや配線容量の
アンバランス等も回避することができる。
上層配線の各グリッドの交点には配線パターン若しくは
ダミーパターンが必ず存在することになり、上層配線が
通るべきグリッド６０１〜６０５の全てにおいて、下層
配線のパターン間隔が一定となる。従って、下層配線上
に形成する層間絶縁膜の平坦化が簡単となり、製造コス
ト低減につながる。また、下層配線のパターンの粗密が
なくなることから、配線の異常エッチングや配線容量の
アンバランス等も回避することができる。
【０００６】なお、上記の従来のダミーパターンの配置
に関しては例えば特開平１−１９６１４０号公報に記載
されている。
に関しては例えば特開平１−１９６１４０号公報に記載
されている。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成の集積回路では、Ｎ層のメタル配線では第１層
から第（Ｎ−１）までダミーパターンが配置されること
になる。このために全配線層をグリッドにのせて配線す
ることになる。このために全配線をグリッドにのせて配
線するゲートアレイ等の集積回路では実現可能である
が、仮想グリッドを用いないで第１層メタル配線層、第
２層メタル配線層を構成するデータパス系やメモリ系の
マイクロブロックを含む大多数の集積回路では、全層に
ダミーパターンを配置することが困難であるため、図１
１で説明した従来の半導体集積回路装置で実現できる多
層配線の適応範囲が狭くなるという問題点があった。
うな構成の集積回路では、Ｎ層のメタル配線では第１層
から第（Ｎ−１）までダミーパターンが配置されること
になる。このために全配線層をグリッドにのせて配線す
ることになる。このために全配線をグリッドにのせて配
線するゲートアレイ等の集積回路では実現可能である
が、仮想グリッドを用いないで第１層メタル配線層、第
２層メタル配線層を構成するデータパス系やメモリ系の
マイクロブロックを含む大多数の集積回路では、全層に
ダミーパターンを配置することが困難であるため、図１
１で説明した従来の半導体集積回路装置で実現できる多
層配線の適応範囲が狭くなるという問題点があった。
【０００８】そこで、本発明は、データパス系やメモリ
系のマイクロブロックを含む大多数の集積回路において
は、仮想グリッドを用いないで第１層メタル配線層、第
２層メタル配線層を構成することに着目して得られたも
のである。
系のマイクロブロックを含む大多数の集積回路において
は、仮想グリッドを用いないで第１層メタル配線層、第
２層メタル配線層を構成することに着目して得られたも
のである。
【０００９】本発明は上記問題点に鑑み、その目的は、
仮想グリッドを用いないで第１層メタル配線層、第２層
メタル配線層を構成するデータパス系やメモリ系のマイ
クロブロックを含む大多数の集積回路において、ダミー
パターンを配置する方法を提供することにある。
仮想グリッドを用いないで第１層メタル配線層、第２層
メタル配線層を構成するデータパス系やメモリ系のマイ
クロブロックを含む大多数の集積回路において、ダミー
パターンを配置する方法を提供することにある。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のダミーパターンの設計方法は、所定の寸法
及び所定の間隔で配置されたパターンから、配線パター
ンを所定の寸法だけ伸長した領域を消去することにより
ダミーパターンを配置するという構成を備えたものであ
る。
めに本発明のダミーパターンの設計方法は、所定の寸法
及び所定の間隔で配置されたパターンから、配線パター
ンを所定の寸法だけ伸長した領域を消去することにより
ダミーパターンを配置するという構成を備えたものであ
る。
【００１１】
【発明の実施の形態】本発明は上記した構成によって、
仮想グリッドを用いないで第１層メタル配線層、第２層
メタル配線層を構成するデータパス系やメモリ系のマイ
クロブロックを含む大多数の集積回路において、ダミー
パターンを配置することが可能となる。
仮想グリッドを用いないで第１層メタル配線層、第２層
メタル配線層を構成するデータパス系やメモリ系のマイ
クロブロックを含む大多数の集積回路において、ダミー
パターンを配置することが可能となる。
【００１２】以下本発明の一実施例のダミーパターンの
設計方法について、図面を参照しながら説明する。
設計方法について、図面を参照しながら説明する。
【００１３】（実施例１）図１は本発明の第１の実施例
にかかわる半導体集積回路装置の配線パターン配置例を
示す平面図である。
にかかわる半導体集積回路装置の配線パターン配置例を
示す平面図である。
【００１４】図１において、１１、１２は具体的な配線
パターンのレイアウト例であり、配線パターン１１、１
２は所定の設計基準を満たすように配置している。例え
ば、最小の配線幅寸法は０．８μｍ、最小の配線間隔
（配線間スペース）は０．８μｍを満たすように形成し
ている。したがって、配線パターン１１、１２の最小配
線ピッチ（配線の配線幅方向の中心位置と隣接する他の
配線の配線幅方向の中心位置との間の寸法）は１．６μ
ｍで構成されている。
パターンのレイアウト例であり、配線パターン１１、１
２は所定の設計基準を満たすように配置している。例え
ば、最小の配線幅寸法は０．８μｍ、最小の配線間隔
（配線間スペース）は０．８μｍを満たすように形成し
ている。したがって、配線パターン１１、１２の最小配
線ピッチ（配線の配線幅方向の中心位置と隣接する他の
配線の配線幅方向の中心位置との間の寸法）は１．６μ
ｍで構成されている。
【００１５】次に図２は本発明の第１の実施例にかかわ
る半導体集積回路装置のダミーパターンの基になる補助
パターンの配置例を示す平面図である。図２において、
１０１〜１２５は補助パターンのレイアウト例である。
補助パターン１０１〜１２５は所定の設計基準を満たす
ように配置している。例えば、補助パターン１０１〜１
２５は最小の配線幅寸法の０．８μｍで、補助パターン
１０１〜１２５の間隔は最小の配線間隔（配線間スペー
ス）の０．８μｍで形成している。
る半導体集積回路装置のダミーパターンの基になる補助
パターンの配置例を示す平面図である。図２において、
１０１〜１２５は補助パターンのレイアウト例である。
補助パターン１０１〜１２５は所定の設計基準を満たす
ように配置している。例えば、補助パターン１０１〜１
２５は最小の配線幅寸法の０．８μｍで、補助パターン
１０１〜１２５の間隔は最小の配線間隔（配線間スペー
ス）の０．８μｍで形成している。
【００１６】さらに図４はダミーパターンの発生処理の
工程を示した平面図である。ここで、図４において、図
１及び図２と同一の機能を有するものには同一の符号を
付してその詳細な説明を省略する。
工程を示した平面図である。ここで、図４において、図
１及び図２と同一の機能を有するものには同一の符号を
付してその詳細な説明を省略する。
【００１７】図３はダミーパターン生成のプログラム処
理を示したものである。配線パターン１１、１２及び補
助パターン１０１〜１２５のデータは数値化され計算機
に格納される。
理を示したものである。配線パターン１１、１２及び補
助パターン１０１〜１２５のデータは数値化され計算機
に格納される。
【００１８】まず、配線パターン領域の作成ステップ
（ステップ１）においては、補助パターン１０１〜１２
５により配線パターン１１、１２が短絡しないように、
配線パターン１１、１２を所定の寸法だけ伸長し、図４
−ａに示した配線パターン領域１１ａ、１２ａを作成す
る。ここでは例えば配線の最小間隔に対応する０．８μ
ｍだけ伸長した。
（ステップ１）においては、補助パターン１０１〜１２
５により配線パターン１１、１２が短絡しないように、
配線パターン１１、１２を所定の寸法だけ伸長し、図４
−ａに示した配線パターン領域１１ａ、１２ａを作成す
る。ここでは例えば配線の最小間隔に対応する０．８μ
ｍだけ伸長した。
【００１９】次の配線パターン領域の消去ステップ（ス
テップ２）においては、図４−ｂに示したように、補助
パターン１０１〜１２５から、上記ステップ１において
作成した配線パターン領域１１ａ、１２ａを引く。この
ステップ２により、配線パターン領域１１ａ、１２ａと
重なる領域を消去する。
テップ２）においては、図４−ｂに示したように、補助
パターン１０１〜１２５から、上記ステップ１において
作成した配線パターン領域１１ａ、１２ａを引く。この
ステップ２により、配線パターン領域１１ａ、１２ａと
重なる領域を消去する。
【００２０】次の補助パターンの補正ステップ（ステッ
プ３）においては、図４−ｃに示したように、上記ステ
ップ２において配線パターン領域１ａと重なる領域を消
去された補助パターン１０１、１０３ａ、１０４ａ、１
０８ａ、１０９ａ、１１３ａ、１１７、１１８、１２
２、１２３、１２５ａを、所定の寸法だけ縮小する。こ
こでは、最小の配線幅寸法に対応する０．８μｍの２分
の１より小さい寸法、例えば０．３９μｍだけ縮小す
る。この処理により、最小の配線幅寸法に対応する０．
８μｍ以下の寸法の補助パターン１０３ａ、１０４ａ、
１０８ａ、１０９ａ、１１３ａ、１２５ａが消去され
る。続いて、縮小された補助パターン１０１、１１７、
１１８、１２２、１２３を縮小した寸法だけ伸長する。
ここでは、０．３９μｍだけ伸長する。このステップ３
により、配線パターン領域１１ａ、１２ａと重なる領域
を消去された補助パターン１０１、１０３ａ、１０４
ａ、１０８ａ、１０９ａ、１１３ａ、１１７、１１８、
１２２、１２３、１２５ａの中で、最小の配線幅寸法に
対応する０．８μｍ以下の寸法の補助パターン１０３
ａ、１０４ａ、１０８ａ、１０９ａ、１１３ａ、１２５
ａが消去され、ダミーパターン１０１、１１７、１１
８、１２２、１２３が完成する。
プ３）においては、図４−ｃに示したように、上記ステ
ップ２において配線パターン領域１ａと重なる領域を消
去された補助パターン１０１、１０３ａ、１０４ａ、１
０８ａ、１０９ａ、１１３ａ、１１７、１１８、１２
２、１２３、１２５ａを、所定の寸法だけ縮小する。こ
こでは、最小の配線幅寸法に対応する０．８μｍの２分
の１より小さい寸法、例えば０．３９μｍだけ縮小す
る。この処理により、最小の配線幅寸法に対応する０．
８μｍ以下の寸法の補助パターン１０３ａ、１０４ａ、
１０８ａ、１０９ａ、１１３ａ、１２５ａが消去され
る。続いて、縮小された補助パターン１０１、１１７、
１１８、１２２、１２３を縮小した寸法だけ伸長する。
ここでは、０．３９μｍだけ伸長する。このステップ３
により、配線パターン領域１１ａ、１２ａと重なる領域
を消去された補助パターン１０１、１０３ａ、１０４
ａ、１０８ａ、１０９ａ、１１３ａ、１１７、１１８、
１２２、１２３、１２５ａの中で、最小の配線幅寸法に
対応する０．８μｍ以下の寸法の補助パターン１０３
ａ、１０４ａ、１０８ａ、１０９ａ、１１３ａ、１２５
ａが消去され、ダミーパターン１０１、１１７、１１
８、１２２、１２３が完成する。
【００２１】以上のように本実施例によれば、所定の設
計基準を満たす所定の寸法で形成されている補助パター
ン１０１〜１２５を設けることにより、仮想グリッドを
用いないで第１層メタル配線層、第２層メタル配線層を
構成するデータパス系やメモリ系のマイクロブロックを
含む大多数の集積回路に対しても、ダミーパターンを配
置することができる。
計基準を満たす所定の寸法で形成されている補助パター
ン１０１〜１２５を設けることにより、仮想グリッドを
用いないで第１層メタル配線層、第２層メタル配線層を
構成するデータパス系やメモリ系のマイクロブロックを
含む大多数の集積回路に対しても、ダミーパターンを配
置することができる。
【００２２】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００２３】図５（ａ）及び（ｂ）は本発明の第２の実
施例にかかわる半導体集積回路装置のダミーパターンの
基になる補助パターンを示す平面図である。
施例にかかわる半導体集積回路装置のダミーパターンの
基になる補助パターンを示す平面図である。
【００２４】図５において、図２に示す第１の実施例と
異なるのは、２０１〜２２５の補助パターン（図５
（ｂ））を別に設けた点である。補助パターン２０１〜
２２５は補助パターン１０１〜１２５を所定の寸法だけ
移動したパターンである。例えば、補助パターン２０１
〜２２５はＸ方向に最小の配線間隔（配線間スペース）
の０．８μｍ、Ｙ方向に最小の配線間隔（配線間スペー
ス）の０．８μｍだけ移動したものである。図５におい
て、図２と同一の機能を有するものには同一の符号を付
してその詳細な説明を省略する。図７は第２の実施例の
ダミーパターンの発生処理の工程を示した平面図であ
る。ここで、図７において、図１、図２及び図５と同一
の機能を有するものには同一の符号を付してその詳細な
説明を省略する。
異なるのは、２０１〜２２５の補助パターン（図５
（ｂ））を別に設けた点である。補助パターン２０１〜
２２５は補助パターン１０１〜１２５を所定の寸法だけ
移動したパターンである。例えば、補助パターン２０１
〜２２５はＸ方向に最小の配線間隔（配線間スペース）
の０．８μｍ、Ｙ方向に最小の配線間隔（配線間スペー
ス）の０．８μｍだけ移動したものである。図５におい
て、図２と同一の機能を有するものには同一の符号を付
してその詳細な説明を省略する。図７は第２の実施例の
ダミーパターンの発生処理の工程を示した平面図であ
る。ここで、図７において、図１、図２及び図５と同一
の機能を有するものには同一の符号を付してその詳細な
説明を省略する。
【００２５】以下図１、図５、図６及び図７を用いてダ
ミーパターンの設計方法を説明する。
ミーパターンの設計方法を説明する。
【００２６】図６はダミーパターン生成のプログラム処
理を示したものである。まず、補助パターンを作成す
る。ここでは、例えば、補助パターン１０１〜１２５、
補助パターン２０１〜２２５の２種類とする。ここで、
配線パターン１１、１２及び補助パターン１０１〜１２
５、補助パターン２０１〜２２５のデータは数値化され
計算機に格納される。
理を示したものである。まず、補助パターンを作成す
る。ここでは、例えば、補助パターン１０１〜１２５、
補助パターン２０１〜２２５の２種類とする。ここで、
配線パターン１１、１２及び補助パターン１０１〜１２
５、補助パターン２０１〜２２５のデータは数値化され
計算機に格納される。
【００２７】そしてまず、配線パターン領域の作成ステ
ップ（ステップ１）においては、補助パターン１０１〜
１２５により配線パターン１１、１２が短絡しないよう
に、配線パターン１１、１２を所定の寸法だけ伸長し、
図７−ａに示した配線パターン領域１１ａ、１２ａを作
成する。ここでは配線の最小間隔に対応する０．８μｍ
だけ伸長した。
ップ（ステップ１）においては、補助パターン１０１〜
１２５により配線パターン１１、１２が短絡しないよう
に、配線パターン１１、１２を所定の寸法だけ伸長し、
図７−ａに示した配線パターン領域１１ａ、１２ａを作
成する。ここでは配線の最小間隔に対応する０．８μｍ
だけ伸長した。
【００２８】次の配線パターン領域の消去ステップ（ス
テップ２）においては、図７−ｂに示したように、補助
パターン１０１〜１２５から、上記ステップ１において
作成した配線パターン領域１１ａ、１２ａを引く。この
ステップ２により、配線パターン領域１１ａ、１２ａと
重なる領域を消去する。
テップ２）においては、図７−ｂに示したように、補助
パターン１０１〜１２５から、上記ステップ１において
作成した配線パターン領域１１ａ、１２ａを引く。この
ステップ２により、配線パターン領域１１ａ、１２ａと
重なる領域を消去する。
【００２９】次の補助パターンの補正ステップ（ステッ
プ３）においては、図７−ｃに示したように、上記ステ
ップ２において配線パターン領域１ａと重なる領域を消
去された補助パターン１０１、１０３ａ、１０４ａ、１
０８ａ、１０９ａ、１１３ａ、１１７、１１８、１２
２、１２３、１２５ａを、所定の寸法だけ縮小する。こ
こでは、最小の配線幅寸法に対応する０．８μｍの２分
の１より小さい寸法、例えば０．３９μｍだけ縮小す
る。この処理により、最小の配線幅寸法に対応する０．
８μｍ以下の寸法の補助パターン１０３ａ、１０４ａ、
１０８ａ、１０９ａ、１１３ａ、１２５ａが消去され
る。続いて、縮小された補助パターン１０１、１１７、
１１８、１２２、１２３を縮小した寸法だけ伸長する。
ここでは、０．３９μｍだけ伸長する。このステップ３
により、配線パターン領域１１ａ、１２ａと重なる領域
を消去された補助パターン１０１、１０３ａ、１０４
ａ、１０８ａ、１０９ａ、１１３ａ、１１７、１１８、
１２２、１２３、１２５ａの中で、最小の配線幅寸法に
対応する０．８μｍ以下の寸法の補助パターン１０３
ａ、１０４ａ、１０８ａ、１０９ａ、１１３ａ、１２５
ａが消去される。
プ３）においては、図７−ｃに示したように、上記ステ
ップ２において配線パターン領域１ａと重なる領域を消
去された補助パターン１０１、１０３ａ、１０４ａ、１
０８ａ、１０９ａ、１１３ａ、１１７、１１８、１２
２、１２３、１２５ａを、所定の寸法だけ縮小する。こ
こでは、最小の配線幅寸法に対応する０．８μｍの２分
の１より小さい寸法、例えば０．３９μｍだけ縮小す
る。この処理により、最小の配線幅寸法に対応する０．
８μｍ以下の寸法の補助パターン１０３ａ、１０４ａ、
１０８ａ、１０９ａ、１１３ａ、１２５ａが消去され
る。続いて、縮小された補助パターン１０１、１１７、
１１８、１２２、１２３を縮小した寸法だけ伸長する。
ここでは、０．３９μｍだけ伸長する。このステップ３
により、配線パターン領域１１ａ、１２ａと重なる領域
を消去された補助パターン１０１、１０３ａ、１０４
ａ、１０８ａ、１０９ａ、１１３ａ、１１７、１１８、
１２２、１２３、１２５ａの中で、最小の配線幅寸法に
対応する０．８μｍ以下の寸法の補助パターン１０３
ａ、１０４ａ、１０８ａ、１０９ａ、１１３ａ、１２５
ａが消去される。
【００３０】次の配線パターン領域の消去ステップ（ス
テップ４）においては、図７−ｄに示したように、補助
パターン２０１〜２２５から上記ステップ１で作成した
配線パターン領域１１ａ、１２ａを引く。このステップ
４により、補助パターン２０１〜２２５から配線パター
ン領域１１ａ、１２ａと重なる領域を消去する。
テップ４）においては、図７−ｄに示したように、補助
パターン２０１〜２２５から上記ステップ１で作成した
配線パターン領域１１ａ、１２ａを引く。このステップ
４により、補助パターン２０１〜２２５から配線パター
ン領域１１ａ、１２ａと重なる領域を消去する。
【００３１】次の補助パターンの補正ステップ（ステッ
プ５）においては、上記ステップ３において作成した補
助パターン１０１、１１７、１１８、１２２、１２３
を、所定の寸法だけ伸長する。ここでは、補助パターン
１０１、１１７、１１８、１２２、１２３と補助パター
ン２０１、２０２ａ、２０４、２０６、２０７ａ、２０
９、２１４、２１８、２１９ａ、２２３、２２４ａが重
なるように０．１μｍだけ伸長する。
プ５）においては、上記ステップ３において作成した補
助パターン１０１、１１７、１１８、１２２、１２３
を、所定の寸法だけ伸長する。ここでは、補助パターン
１０１、１１７、１１８、１２２、１２３と補助パター
ン２０１、２０２ａ、２０４、２０６、２０７ａ、２０
９、２１４、２１８、２１９ａ、２２３、２２４ａが重
なるように０．１μｍだけ伸長する。
【００３２】続いて、図７−ｅに示したように、上記ス
テップ４において作成された補助パターン２０１、２０
２ａ、２０４、２０６、２０７ａ、２０９、２１４、２
１８、２１９ａ、２２３、２２４ａから、０．１μｍだ
け伸長した補助パターン１０１、１１７、１１８、１２
２、１２３を引く。続いて、配線パターン領域１１ａ、
１２ａと重なる領域と０．１μｍだけ伸長した補助パタ
ーン１０１、１１７、１１８、１２２、１２３と重なる
領域を消去された補助パターン２０１ａ、２０２ａ、２
０４、２０６ａ、２０７ａ、２０９、２１４、２１８
ａ、２１９ａ、２２３ａ、２２４ａを、所定の寸法だけ
縮小する。ここでは、最小の配線幅寸法に対応する０．
８μｍの２分の１より小さい寸法、例えば０．３９μｍ
だけ縮小する。この処理により、最小の配線幅寸法に対
応する０．８μｍ以下の寸法の補助パターン２０１ａ、
２０２ａ、２０６ａ、２０７ａ、２１８ａ、２１９ａ、
２２３ａ、２２４ａが消去される。続いて、縮小された
補助パターン２０４、２０９、２１４を縮小した寸法だ
け伸長する。ここでは、０．３９μｍだけ伸長する。こ
のステップ５により、配線パターン領域１１ａ、１２ａ
と重なる領域と０．１μｍだけ伸長した補助パターン１
０１、１１７、１１８、１２２、１２３を消去された補
助パターン２０１ａ、２０２ａ、２０４、２０６ａ、２
０７ａ、２０９、２１４、２１８ａ、２１９ａ、２２３
ａ、２２４ａの中で、最小の配線幅寸法に対応する０．
８μｍ以下の寸法の補助パターン２０１ａ、２０２ａ、
２０６ａ、２０７ａ、２１８ａ、２１９ａ、２２３ａ、
２２４ａが消去される。
テップ４において作成された補助パターン２０１、２０
２ａ、２０４、２０６、２０７ａ、２０９、２１４、２
１８、２１９ａ、２２３、２２４ａから、０．１μｍだ
け伸長した補助パターン１０１、１１７、１１８、１２
２、１２３を引く。続いて、配線パターン領域１１ａ、
１２ａと重なる領域と０．１μｍだけ伸長した補助パタ
ーン１０１、１１７、１１８、１２２、１２３と重なる
領域を消去された補助パターン２０１ａ、２０２ａ、２
０４、２０６ａ、２０７ａ、２０９、２１４、２１８
ａ、２１９ａ、２２３ａ、２２４ａを、所定の寸法だけ
縮小する。ここでは、最小の配線幅寸法に対応する０．
８μｍの２分の１より小さい寸法、例えば０．３９μｍ
だけ縮小する。この処理により、最小の配線幅寸法に対
応する０．８μｍ以下の寸法の補助パターン２０１ａ、
２０２ａ、２０６ａ、２０７ａ、２１８ａ、２１９ａ、
２２３ａ、２２４ａが消去される。続いて、縮小された
補助パターン２０４、２０９、２１４を縮小した寸法だ
け伸長する。ここでは、０．３９μｍだけ伸長する。こ
のステップ５により、配線パターン領域１１ａ、１２ａ
と重なる領域と０．１μｍだけ伸長した補助パターン１
０１、１１７、１１８、１２２、１２３を消去された補
助パターン２０１ａ、２０２ａ、２０４、２０６ａ、２
０７ａ、２０９、２１４、２１８ａ、２１９ａ、２２３
ａ、２２４ａの中で、最小の配線幅寸法に対応する０．
８μｍ以下の寸法の補助パターン２０１ａ、２０２ａ、
２０６ａ、２０７ａ、２１８ａ、２１９ａ、２２３ａ、
２２４ａが消去される。
【００３３】次に、始めに作成した補助パターンについ
て、処理が行ったかを判断する。ここで、始めに作成し
た補助パターンについて処理が行われていない場合は、
ステップ４、ステップ５の処理を繰り返す。
て、処理が行ったかを判断する。ここで、始めに作成し
た補助パターンについて処理が行われていない場合は、
ステップ４、ステップ５の処理を繰り返す。
【００３４】始めに作成した補助パターンについて、処
理が行われた場合は、補助パターンをたして、ダミーパ
ターン１０１、１１７、１１８、１２２、１２３、２０
４、２０９、２１４が完成する。
理が行われた場合は、補助パターンをたして、ダミーパ
ターン１０１、１１７、１１８、１２２、１２３、２０
４、２０９、２１４が完成する。
【００３５】以上のように、補助パターンを２種類（複
数）設けることにより、ダミーパターンの配置される密
度を高くすることができる。
数）設けることにより、ダミーパターンの配置される密
度を高くすることができる。
【００３６】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００３７】図８（ａ）、（ｂ）及び図９（ａ）、
（ｂ）は本発明の第３の実施例にかかわる半導体集積回
路装置のダミーパターンの基になる補助パターンを示す
平面図である。
（ｂ）は本発明の第３の実施例にかかわる半導体集積回
路装置のダミーパターンの基になる補助パターンを示す
平面図である。
【００３８】図８において、図２と異なるのは、３０１
〜３２５の補助パターンを別に設けた点である。補助パ
ターン３０１〜３２５は補助パターン１０１〜１２５を
所定の寸法だけ移動したパターンである。例えば、補助
パターン３０１〜３２５はＸ方向に最小の配線間隔（配
線間スペース）の０．８μｍだけ移動したものである。
図９において、図２と異なるのは、４０１〜４２５の補
助パターンを別に設けた点である。補助パターン４０１
〜４２５は補助パターン１０１〜１２５を所定の寸法だ
け移動したパターンである。例えば、補助パターン４０
１〜４２５はＹ方向に最小の配線間隔（配線間スペー
ス）の０．８μｍだけ移動したものである。図８、図９
において、図２と同一の機能を有するものには同一の符
号を付してその詳細な説明を省略する。図７は第２の実
施例のダミーパターンの発生処理の工程を示した平面で
ある。ここで、図７において、図１及び図５と同一の機
能を有するものには同一の符号を付してその詳細な説明
を省略する。
〜３２５の補助パターンを別に設けた点である。補助パ
ターン３０１〜３２５は補助パターン１０１〜１２５を
所定の寸法だけ移動したパターンである。例えば、補助
パターン３０１〜３２５はＸ方向に最小の配線間隔（配
線間スペース）の０．８μｍだけ移動したものである。
図９において、図２と異なるのは、４０１〜４２５の補
助パターンを別に設けた点である。補助パターン４０１
〜４２５は補助パターン１０１〜１２５を所定の寸法だ
け移動したパターンである。例えば、補助パターン４０
１〜４２５はＹ方向に最小の配線間隔（配線間スペー
ス）の０．８μｍだけ移動したものである。図８、図９
において、図２と同一の機能を有するものには同一の符
号を付してその詳細な説明を省略する。図７は第２の実
施例のダミーパターンの発生処理の工程を示した平面で
ある。ここで、図７において、図１及び図５と同一の機
能を有するものには同一の符号を付してその詳細な説明
を省略する。
【００３９】以下図１、図5、図６、図７、図８、図９
及び図１０を用いてダミーパターンの設計方法を説明す
る。
及び図１０を用いてダミーパターンの設計方法を説明す
る。
【００４０】まず、図５について、上記の第２の実施例
に示したのと同様に図６の処理を行い、図１０−ａに示
したダミーパターン１０１、１１７、１１８、１２２、
１２３、２０４、２０９、２１４を発生させる。
に示したのと同様に図６の処理を行い、図１０−ａに示
したダミーパターン１０１、１１７、１１８、１２２、
１２３、２０４、２０９、２１４を発生させる。
【００４１】次に、図８について、上記の第２の実施例
に示したのと同様に図６の処理を行い、図１０−ｂダミ
ーパターン１０１、１１７、１１８、１２２、１２３、
３０４、３０９を発生させる。
に示したのと同様に図６の処理を行い、図１０−ｂダミ
ーパターン１０１、１１７、１１８、１２２、１２３、
３０４、３０９を発生させる。
【００４２】次に、図９について、上記の第２の実施例
に示したのと同様に図６の処理を行い、図１０−ｃダミ
ーパターン１０１、１１７、１１８、１２２、１２３を
発生させる。各補助パターンからダミーパターンを発生
させた結果を以下にに示す。
に示したのと同様に図６の処理を行い、図１０−ｃダミ
ーパターン１０１、１１７、１１８、１２２、１２３を
発生させる。各補助パターンからダミーパターンを発生
させた結果を以下にに示す。
【００４３】補助パターンが図５に示すものの場合ダミ
ーパターンの発生数は８個、補助パターンが図８に示す
ものの場合ダミーパターンの発生数は７個、補助パター
ンが図９に示すものの場合ダミーパターンの発生数は５
個である。
ーパターンの発生数は８個、補助パターンが図８に示す
ものの場合ダミーパターンの発生数は７個、補助パター
ンが図９に示すものの場合ダミーパターンの発生数は５
個である。
【００４４】最後に、発生数の一番多い、図５から発生
させた場合を選択し、ダミーパターン１０１、１１７、
１１８、１２２、１２３、２０４、２０９、２１４を発
生させる。
させた場合を選択し、ダミーパターン１０１、１１７、
１１８、１２２、１２３、２０４、２０９、２１４を発
生させる。
【００４５】以上のように、補助パターンを２種類（複
数）設け、その組み合わせを変えダミーパターン発生さ
せ、ダミーパターンの総面積をそれぞれ計算することに
より、総面積の最大になるダミーパターンの配置を選択
することができる。
数）設け、その組み合わせを変えダミーパターン発生さ
せ、ダミーパターンの総面積をそれぞれ計算することに
より、総面積の最大になるダミーパターンの配置を選択
することができる。
【００４６】なお、第１、第２及び第３の実施例におい
て、補助パターン１０１〜１２５は最小の配線幅寸法の
０．８μｍ、補助パターン１０１〜１２５の間隔は最小
の配線間隔（配線間スペース）の０．８μｍとしたが、
所定の設計基準を満たす配線幅寸法、所定の設計基準を
満たす配線間隔（配線間スペース）であればよい。
て、補助パターン１０１〜１２５は最小の配線幅寸法の
０．８μｍ、補助パターン１０１〜１２５の間隔は最小
の配線間隔（配線間スペース）の０．８μｍとしたが、
所定の設計基準を満たす配線幅寸法、所定の設計基準を
満たす配線間隔（配線間スペース）であればよい。
【００４７】なお、第２及び第３の実施例において、補
助パターンを補助パターン１０１〜１２５、補助パター
ン２０１〜２２５の２種類としたが、補助パターンは２
種類以上であればよいので、さらに補助パターンを加え
てもよい。
助パターンを補助パターン１０１〜１２５、補助パター
ン２０１〜２２５の２種類としたが、補助パターンは２
種類以上であればよいので、さらに補助パターンを加え
てもよい。
【００４８】なお、第３の実施例において、補助パター
ンの組み合わせを補助パターン１０１〜１２５と補助パ
ターン２０１〜２２５、補助パターン１０１〜１２５と
補助パターン３０１〜３２５、補助パターン１０１〜１
２５と補助パターン４０１〜４２５の３組としたが、補
助パターンの組み合わせは２組以上であればよいので、
さらに補助パターンの組み合わせを加えてもよい。
ンの組み合わせを補助パターン１０１〜１２５と補助パ
ターン２０１〜２２５、補助パターン１０１〜１２５と
補助パターン３０１〜３２５、補助パターン１０１〜１
２５と補助パターン４０１〜４２５の３組としたが、補
助パターンの組み合わせは２組以上であればよいので、
さらに補助パターンの組み合わせを加えてもよい。
【００４９】また、上記の実施例においては、あらゆる
パターンに対応できるように、補助パターンの形状を正
方形としているが、必ずしも正方形である必要性はな
く、例えば長方形であってもかまわない。
パターンに対応できるように、補助パターンの形状を正
方形としているが、必ずしも正方形である必要性はな
く、例えば長方形であってもかまわない。
【００５０】
【発明の効果】以上のように本発明は所定の設計基準を
満たす所定の寸法で形成されている補助パターンを設
け、補助パターンから、配線パターンを所定の寸法だけ
伸長した領域を消去した補助パターンをダミーパターン
として配置することにより、仮想グリッドを用いないで
第１層メタル配線層、第２層メタル配線層を構成するデ
ータパス系やメモリ系のマイクロブロックを含む大多数
の集積回路において、ダミーパターンを配置することが
できる。
満たす所定の寸法で形成されている補助パターンを設
け、補助パターンから、配線パターンを所定の寸法だけ
伸長した領域を消去した補助パターンをダミーパターン
として配置することにより、仮想グリッドを用いないで
第１層メタル配線層、第２層メタル配線層を構成するデ
ータパス系やメモリ系のマイクロブロックを含む大多数
の集積回路において、ダミーパターンを配置することが
できる。
【図１】本発明の第１の実施例にかかわる半導体集積回
路装置の配線パターン配置例を示す平面図
路装置の配線パターン配置例を示す平面図
【図２】同実施例にかかわる半導体集積回路装置のダミ
ーパターンの基になる補助パターンの配置例を示す平面
図
ーパターンの基になる補助パターンの配置例を示す平面
図
【図３】同実施例にかかわるダミーパターン生成のプロ
グラム処理の工程図
グラム処理の工程図
【図４】同実施例にかかわるダミーパターンの発生処理
の工程を示す平面図
の工程を示す平面図
【図５】本発明の第２の実施例にかかわる半導体集積回
路装置のダミーパターンの基になる補助パターンの配置
例を示す平面図
路装置のダミーパターンの基になる補助パターンの配置
例を示す平面図
【図６】同実施例にかかわるダミーパターン生成のプロ
グラム処理の工程図
グラム処理の工程図
【図７】同実施例にかかわるダミーパターンの発生処理
の工程を示す平面図
の工程を示す平面図
【図８】本発明の第３の実施例にかかわるダミーパター
ンの発生処理の工程を示す平面図
ンの発生処理の工程を示す平面図
【図９】同実施例にかかわるダミーパターンの発生処理
の工程を示す平面図
の工程を示す平面図
【図１０】同実施例にかかわるダミーパターンの発生処
理の結果を示す平面図
理の結果を示す平面図
【図１１】従来の半導体集積回路装置のパターン配置を
示す平面図
示す平面図
１１、１２ 配線パターン １０１〜１２５ 補助パターン ２０１〜２２５ 補助パターン ３０１〜３２５ 補助パターン ３０１〜３２５ 補助パターン ５０１〜５０５ 下層配線が通過すべきグリッド ２１ 下層配線パターン ３１、３２ 下層配線パターン ４１、４２ 下層配線パターン ５１、５２ 下層配線パターン ６０１〜６０５ 上部配線が通過すべきグリッド ３０、４０、５０ ダミーパターン
Claims (6)
- 【請求項１】多層配線構造を有する半導体集積回路装置
の下層に形成するダミー配線パターンの設計方法であっ
て、所定の寸法及び所定の間隔で規則的に配置された補
助パターン群を作成する工程と、前記の補助パターン群
と前記下層に形成される配線パターンを所定の寸法だけ
伸長した領域とが重なる領域を前記補助パターンから消
去したパターン群をダミー配線パターンとする工程とを
有することを特徴とするダミーパターンの設計方法。 - 【請求項２】多層配線構造を有する半導体集積回路装置
の下層に形成するダミー配線パターンの設計方法であっ
て、所定の寸法及び所定の間隔で規則的に配置された補
助パターン群をＮ個（Ｎは２以上の自然数）作成する工
程と、第１の補助パターン群と前記下層に形成される配
線パターンを所定の寸法だけ伸長した領域とが重なる領
域を前記第１の補助パターンから消去した第１のダミー
配線パターン群を作成する工程と、第２の補助パターン
群と前記第１のダミー配線パターン群を所定の寸法だけ
伸長した領域とが重なる領域及び第２の補助パターン群
と前記配線パターン群を所定の寸法だけ伸長した領域と
が重なる領域を前記第２の補助パターン群から消去した
第２のダミー配線パターン群を作成する工程と、上記の
工程を繰り返し、第Ｎの補助パターン群と前記の第１の
ダミーパターン群を所定の寸法だけ伸長した領域から第
（Ｎ−１）のダミーパターン群を所定の寸法だけ伸長し
た領域を足した領域とが重なる領域及び前記第Ｎの補助
パターン群と前記配線パターンを所定の寸法だけ伸長し
た領域とが重なる領域を前記第Ｎの補助パターン群から
消去した第Ｎのダミーパターン群を作成する工程と、前
記第１のダミーパターン群から第Ｎのダミーパターン群
を足したものをダミー配線パターンとする工程とを有す
ることを特徴とするダミーパターンの設計方法。 - 【請求項３】Ｎ個の補助パターン群の組み合わせをＭ組
作成し、前記Ｍ組の補助パターン群に対してダミーパタ
ーンを発生させ、発生したＭ個のダミーパターンの総面
積をそれぞれ計算して総面積が最大に配置されたダミー
パターンを選択することを特徴とする請求項２に記載の
ダミーパターンの設計方法。 - 【請求項４】補助パターン群が正方形で形成しているこ
とを特徴とする請求項１〜３いずれかに記載のダミーパ
ターンの設計方法。 - 【請求項５】補助パターン群が所定の設計基準を満たす
最小の配線幅寸法及び最小の配線間隔で形成しているこ
とを特徴とする請求項１〜３いずれかに記載のダミーパ
ターンの設計方法。 - 【請求項６】第Ｎの補助パターン群が、第１の補助パタ
ーン群を所定の寸法だけ移動したパターンであることを
特徴とする請求項２または３に記載のダミーパターンの
設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273887A JPH09115905A (ja) | 1995-10-23 | 1995-10-23 | ダミーパターンの設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273887A JPH09115905A (ja) | 1995-10-23 | 1995-10-23 | ダミーパターンの設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09115905A true JPH09115905A (ja) | 1997-05-02 |
Family
ID=17533964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7273887A Pending JPH09115905A (ja) | 1995-10-23 | 1995-10-23 | ダミーパターンの設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09115905A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429112B1 (ko) * | 2000-08-23 | 2004-04-29 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치, 그 설계 방법 및 설계 장치 |
| US6998653B2 (en) | 2002-05-29 | 2006-02-14 | Renesas Technology Corp. | Semiconductor device |
| US7049185B2 (en) | 1999-12-13 | 2006-05-23 | Nec Electronics Corporation | Semiconductor device having dummy gates and its manufacturing method |
| US8356269B2 (en) | 2010-08-19 | 2013-01-15 | Fujitsu Limited | Dummy-metal-layout evaluating device and dummy-metal-layout evaluating method |
| CN113075866A (zh) * | 2021-03-23 | 2021-07-06 | 广东省大湾区集成电路与系统应用研究院 | 一种半导体器件制造方法 |
-
1995
- 1995-10-23 JP JP7273887A patent/JPH09115905A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049185B2 (en) | 1999-12-13 | 2006-05-23 | Nec Electronics Corporation | Semiconductor device having dummy gates and its manufacturing method |
| KR100429112B1 (ko) * | 2000-08-23 | 2004-04-29 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치, 그 설계 방법 및 설계 장치 |
| US6998653B2 (en) | 2002-05-29 | 2006-02-14 | Renesas Technology Corp. | Semiconductor device |
| US8356269B2 (en) | 2010-08-19 | 2013-01-15 | Fujitsu Limited | Dummy-metal-layout evaluating device and dummy-metal-layout evaluating method |
| CN113075866A (zh) * | 2021-03-23 | 2021-07-06 | 广东省大湾区集成电路与系统应用研究院 | 一种半导体器件制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |