CN113075866A - 一种半导体器件制造方法 - Google Patents

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Abstract

本发明涉及半导体技术领域,公开了一种半导体器件制造方法，通过在将电路曝光到光罩的过程中，利用EDA工具来识别待曝光电路在刻蚀时容易产生断线的部分，并在待曝光电路中容易产生断线的部分所在的区域添加辅助图形后，再将第一次待曝光电路以及在第一次待曝光电路容易产生断线的部分所在的区域中添加的辅助图形同时曝光到光罩上，可以提升电路图像在光刻时的分辨率，进而确保待曝光电路可以完整的曝光到光罩上。

Description

一种半导体器件制造方法
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体器件制造方法。
背景技术
随着半导体技术的发展，集成电路中用到的晶圆尺寸越来越小，晶圆尺寸的变小对晶圆图案化带来巨大的挑战，而其中光刻技术是晶圆图案化的主要手段，通过光刻技术可以将掩模图型或者设计即集成电路复制到晶圆上。
目前为了提高晶圆的全耗尽型绝缘体上硅层上刻蚀的电路在边缘部分的分辨率和蚀刻速度，当RD部门即研发部门的研发人员在设计好晶圆上的集成电路时，会根据DFM部门即可制造性设计部门的人员对集成电路的检查分析情况在全耗尽型绝缘体上硅层加入虚设图形，这样可以在设计环节把虚设图形对电性的影响仿真出来并反馈入电路设计中，进而确保最终设计产品可以在生产线上制造。然而对于一些空间区域不足的区域，RD部门的人员在设计时不能在这些区域添加虚设图形，那么设计好的集成电路在蚀刻时仍然存在不能识别掩膜图像即分辨率低或者蚀刻速度慢的问题。
另外，为了补偿光学畸变效应、使晶圆上的图形即集成电路最接近原始的设计图形，当集成电路在设计完成后且进行生成制造前会先通过光学邻近校正技术即OPC来主动改变光罩版图，然而如果在OPC校正过程中，光罩上的映射的电路图形的分辨率较差不仅不能还原原本电路，还会影响刻蚀速度。
发明内容
鉴于背景技术的不足，本发明是提供了一种半导体器件制造方法，所要解决的技术问题是目前在集成电路的设计过程中，由于不能在研发阶段就在晶圆上要刻蚀的电路图形的空间区域不足的部分添加辅助图形，导致电路图形在刻蚀时分辨率较低和刻蚀速度不统一。
为解决以上技术问题，本发明提供了如下技术方案：一种半导体器件制造方法，包括以下步骤：
S1：按照曝光规则将要在晶圆上刻蚀的电路图形分为N次依次曝光到N张光罩上，具体如下：
先向EDA工具输入辨识规则；
接着利用EDA工具来识别第一次待曝光电路在刻蚀时容易产生断线的部分，并在第一份电路中容易产生断线的部分所在的区域添加辅助图形，将第一次待曝光电路以及在第一次待曝光电路容易产生断线的部分所在的区域中添加的辅助图形同时曝光到第一张光罩上；
然后继续利用EDA工具识别第二次待曝光电路在刻蚀时容易产生断线的部分，并在第二次待曝光电路中容易产生断线的部分所在的区域添加辅助图形，由于第一次待曝光电路中容易产生短断线的区域添加的辅助图形位置已知，在把第一次待曝光电路中添加的辅助图形去掉后将第二次待曝光电路以及在第二次待曝光电路中容易产生断线的部分所在的区域添加的辅助图形同时曝光到第二张光罩上；
以此类推，在利用EDA工具识别第M次待曝光电路在刻蚀时容易产生断线的部分，并在第M次待曝光电路中容易产生断线的部分所在的区域添加辅助图形，由于第M-1次待曝光电路中容易产生断线的区域添加的辅助图形位置已知，在把第M-1次待曝光电路中添加的辅助图形去掉后将第M次待曝光电路以及在第M次待曝光电路中容易产生断线的部分所在的区域添加的辅助图形同时曝光到第M张光罩上，直至将第N次待曝光电路曝光到第N张光罩上；
S2：使用蚀刻机将N张光罩上的电路按照曝光顺序依次刻蚀到晶圆上，当每张光罩蚀刻完成后在晶圆上去除每张光罩上添加的辅助图形。
进一步地，步骤S1中的辨识规则包括电路图形的宽度、电路图形的长度、辅助图形与电路图形之间的距离和辅助图形与辅助图形之间的距离。
本发明与现有技术相比所具有的有益效果是：通过在将电路图形曝光到光罩的过程中，利用EDA工具识别每次曝光到光罩上的电路在刻蚀时是否有容易产生断线的部分，如果有通过向电路图形在刻蚀中容易产生断线的部分所在的区域添加辅助图形，可以提升电路图像在光刻时的分辨率，确保电路可以完整的曝光到光罩上，另外在利用光罩进行刻蚀时，光罩上的图像密度不同时，蚀刻机的刻蚀速度不同，通过在电路中添加辅助图形，可以确保光罩上的图形在刻蚀时刻蚀速度一致，而刻蚀速度一致能确保在晶圆上刻蚀多张光罩时，每次在晶圆上刻蚀的电路图形都和光罩上的电路图形一致。
附图说明
本发明有如下附图：
图1为本发明的步骤流程图。
具体实施方式
现在结合附图对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
如图1所示，一种半导体器件制造方法，包括以下步骤：
S1：按照曝光规则将要在晶圆上刻蚀的电路图形分为N次依次曝光到N张光罩上，具体如下：
先向EDA工具输入辨识规则，辨识规则包括电路图形的宽度、电路图形的长度、辅助图形与电路图形之间的距离和辅助图形与辅助图形之间的距离；
接着利用EDA工具来识别第一次待曝光电路在刻蚀时容易产生断线的部分，并在第一份电路中容易产生断线的部分所在的区域添加辅助图形，将第一次待曝光电路以及在第一次待曝光电路容易产生断线的部分所在的区域中添加的辅助图形同时曝光到第一张光罩上；
然后继续利用EDA工具识别第二次待曝光电路在刻蚀时容易产生断线的部分，并在第二次待曝光电路中容易产生断线的部分所在的区域添加辅助图形，由于第一次待曝光电路中容易产生短断线的区域添加的辅助图形位置已知，在把第一次待曝光电路中添加的辅助图形去掉后将第二次待曝光电路以及在第二次待曝光电路中容易产生断线的部分所在的区域添加的辅助图形同时曝光到第二张光罩上；
以此类推，在利用EDA工具识别第M次待曝光电路在刻蚀时容易产生断线的部分，并在第M次待曝光电路中容易产生断线的部分所在的区域添加辅助图形，由于第M-1次待曝光电路中容易产生短断线的区域添加的辅助图形位置已知，在把第M-1次待曝光电路中添加的辅助图形去掉后将第M次待曝光电路以及在第M次待曝光电路中容易产生断线的部分所在的区域添加的辅助图形同时曝光到第M张光罩上，直至将第N次待曝光电路曝光到第N张光罩上；
S2：使用蚀刻机将N张光罩上的电路按照曝光顺序依次刻蚀到晶圆上，当每张光罩蚀刻完成后在晶圆上去除每张光罩上添加的辅助图形。
在实际使用时，本发明通过在将当前次待曝光电路曝光到光罩上时，由于在上一次待曝光电路中添加的辅助图形一致，通过在当前次待曝光电路中把在上一次待曝光电路中添加辅助图形去掉，可以避免在晶圆上刻蚀时，每张光罩上的辅助图形会影响到其它光罩上的电路电性或者覆盖到其它光罩上。
另外，在刻蚀过程中，每张光罩刻蚀完成后，通过把晶圆上的辅助图形去掉，可以避免步骤S1中添加的辅助图形对整个电路的电性影响。
综上，本发明通过在将电路图形曝光到光罩的过程中，利用EDA工具识别每次曝光到光罩上的电路在刻蚀时是否有容易产生断线的部分，如果有通过向电路图形在刻蚀中容易产生断线的部分所在的区域添加辅助图形，可以提升电路图像在光刻时的分辨率，确保电路可以完整的曝光到光罩上，另外在利用光罩进行刻蚀时，光罩上的图像密度不同时，蚀刻机的刻蚀速度不同，通过在电路中添加辅助图形，可以确保光罩上的图形在刻蚀时刻蚀速度一致，而刻蚀速度一致能确保在晶圆上刻蚀多张光罩时，每次在晶圆上刻蚀的电路图形都和光罩上的电路图形一致。
上述依据本发明为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (2)

1.一种半导体器件制造方法，其特征在于：包括以下步骤：
S1：按照曝光规则将要在晶圆上刻蚀的电路图形分为N次依次曝光到N张光罩上，具体如下：
先向EDA工具输入辨识规则；
接着利用EDA工具来识别第一次待曝光电路在刻蚀时容易产生断线的部分，并在第一份电路中容易产生断线的部分所在的区域添加辅助图形，将第一次待曝光电路以及在第一次待曝光电路容易产生断线的部分所在的区域中添加的辅助图形同时曝光到第一张光罩上；
然后继续利用EDA工具识别第二次待曝光电路在刻蚀时容易产生断线的部分，并在第二次待曝光电路中容易产生断线的部分所在的区域添加辅助图形，由于第一次待曝光电路中容易产生短断线的区域添加的辅助图形位置已知，在把第一次待曝光电路中添加的辅助图形去掉后将第二次待曝光电路以及在第二次待曝光电路中容易产生断线的部分所在的区域添加的辅助图形同时曝光到第二张光罩上；
以此类推，在利用EDA工具识别第M次待曝光电路在刻蚀时容易产生断线的部分，并在第M次待曝光电路中容易产生断线的部分所在的区域添加辅助图形，由于第M-1次待曝光电路中容易产生短断线的区域添加的辅助图形位置已知，在把第M-1次待曝光电路中添加的辅助图形去掉后将第M次待曝光电路以及在第M次待曝光电路中容易产生断线的部分所在的区域添加的辅助图形同时曝光到第M张光罩上，直至将第N次待曝光电路曝光到第N张光罩上；
S2：使用蚀刻机将N张光罩上的电路按照曝光顺序依次刻蚀到晶圆上，当每张光罩蚀刻完成后在晶圆上去除每张光罩上添加的辅助图形。
2.根据权利要求1所述的一种半导体器件制造方法，其特征在于：步骤S1中的辨识规则包括电路图形的宽度、电路图形的长度、辅助图形与电路图形之间的距离和辅助图形与辅助图形之间的距离。
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