JP2003142583A - 半導体装置及びその設計方法 - Google Patents
半導体装置及びその設計方法Info
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Abstract
(57)【要約】
【課題】 半導体装置が形成されたウエハやチップにお
いて、目的の回路素子の実際の位置を容易に特定できる
半導体装置を提供する。 【解決手段】 この半導体装置は、半導体基板１０と、
半導体基板の第１の領域に形成された複数の回路ブロッ
ク１１と、半導体基板の第２の領域に形成された複数の
ダミーパターンであって、第２の領域においてダミーパ
ターンが形成されていない帯状の領域ができるように配
列された複数のダミーパターン１２とを具備する。
いて、目的の回路素子の実際の位置を容易に特定できる
半導体装置を提供する。 【解決手段】 この半導体装置は、半導体基板１０と、
半導体基板の第１の領域に形成された複数の回路ブロッ
ク１１と、半導体基板の第２の領域に形成された複数の
ダミーパターンであって、第２の領域においてダミーパ
ターンが形成されていない帯状の領域ができるように配
列された複数のダミーパターン１２とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体装
置に関し、特に、受注先の仕様に合わせて種々のセルを
用いて設計されるゲートアレイ、エンベデッドアレイ、
スタンダードセル等の半導体装置に関する。さらに、本
発明は、そのような半導体装置の設計方法に関する。
置に関し、特に、受注先の仕様に合わせて種々のセルを
用いて設計されるゲートアレイ、エンベデッドアレイ、
スタンダードセル等の半導体装置に関する。さらに、本
発明は、そのような半導体装置の設計方法に関する。
【０００２】
【従来の技術】ゲートアレイ等の半導体装置において
は、所望の機能を実現する回路ブロックを構成する幾つ
かのセルを配置して接続することにより、レイアウト設
計が行われる。各セルは、半導体基板内に形成される不
純物拡散層と、半導体基板上に形成されるゲート絶縁膜
及びゲート電極と、層間絶縁膜を介して形成させる少な
くとも１層の配線層とによって構成される。
は、所望の機能を実現する回路ブロックを構成する幾つ
かのセルを配置して接続することにより、レイアウト設
計が行われる。各セルは、半導体基板内に形成される不
純物拡散層と、半導体基板上に形成されるゲート絶縁膜
及びゲート電極と、層間絶縁膜を介して形成させる少な
くとも１層の配線層とによって構成される。
【０００３】サブミクロンオーダーのプロセスを用いる
ような半導体基板においては、セルが密集して配置され
ている密の領域とセルがあまり配置されていない疎の領
域とが存在すると、半導体基板上に形成される層の厚さ
に偏りが生じてしまう。そこで、コンピュータを用いて
自動配置配線を行う際に、セルが疎の領域にダミーセル
を自動発生させることが一般的に行われている。ダミー
セルは、回路動作に関係しない配線パターン等（ダミー
パターン）を含んでおり、これにより、半導体基板上に
形成される層の厚さを均一にすることができる。
ような半導体基板においては、セルが密集して配置され
ている密の領域とセルがあまり配置されていない疎の領
域とが存在すると、半導体基板上に形成される層の厚さ
に偏りが生じてしまう。そこで、コンピュータを用いて
自動配置配線を行う際に、セルが疎の領域にダミーセル
を自動発生させることが一般的に行われている。ダミー
セルは、回路動作に関係しない配線パターン等（ダミー
パターン）を含んでおり、これにより、半導体基板上に
形成される層の厚さを均一にすることができる。
【０００４】ところで、半導体装置の回路シミュレーシ
ョン、動作テスト、解析等の際には、半導体装置が形成
されたウエハやチップにおいて、対象となる回路素子の
実際の位置を特定しなければならない場合がある。しか
しながら、ウエハやチップは多数の回路素子を含んでお
り、ある回路素子を特定するために回路ブロックを指標
にすることはできても、その回路素子の位置を特定する
ことまでは困難であった。
ョン、動作テスト、解析等の際には、半導体装置が形成
されたウエハやチップにおいて、対象となる回路素子の
実際の位置を特定しなければならない場合がある。しか
しながら、ウエハやチップは多数の回路素子を含んでお
り、ある回路素子を特定するために回路ブロックを指標
にすることはできても、その回路素子の位置を特定する
ことまでは困難であった。
【０００５】
【発明が解決しようとする課題】そこで、上記の点に鑑
み、本発明は、半導体装置が形成されたウエハやチップ
において、目的の回路素子の実際の位置を容易に特定で
きる半導体装置を提供することを目的とする。
み、本発明は、半導体装置が形成されたウエハやチップ
において、目的の回路素子の実際の位置を容易に特定で
きる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の観点に係る半導体装置は、半導体基
板と、半導体基板の第１の領域に形成された複数の回路
ブロックと、半導体基板の第２の領域に形成された複数
のダミーパターンであって、第２の領域においてダミー
パターンが形成されていない帯状の領域ができるように
配列された複数のダミーパターンとを具備する。
め、本発明の第１の観点に係る半導体装置は、半導体基
板と、半導体基板の第１の領域に形成された複数の回路
ブロックと、半導体基板の第２の領域に形成された複数
のダミーパターンであって、第２の領域においてダミー
パターンが形成されていない帯状の領域ができるように
配列された複数のダミーパターンとを具備する。
【０００７】ここで、複数のダミーパターンが、複数の
行と複数の列をなすように配列されており、ダミーパタ
ーンの行の間に、ダミーパターンが形成されていない少
なくとも１つの行が等間隔で周期的に設けられており、
ダミーパターンの列の間に、ダミーパターンが形成され
ていない少なくとも１つの列が等間隔で周期的に設けら
れていることが望ましい。
行と複数の列をなすように配列されており、ダミーパタ
ーンの行の間に、ダミーパターンが形成されていない少
なくとも１つの行が等間隔で周期的に設けられており、
ダミーパターンの列の間に、ダミーパターンが形成され
ていない少なくとも１つの列が等間隔で周期的に設けら
れていることが望ましい。
【０００８】また、本発明の第２の観点に係る半導体装
置は、半導体基板と、半導体基板の第１の領域に形成さ
れた複数の回路ブロックと、半導体基板の第２の領域に
形成された複数の第１のダミーパターンと、半導体基板
の第２の領域に形成された複数の第２のダミーパターン
であって、第１のダミーパターンとは異なる形状を有
し、第２の領域において帯状の領域ができるように配列
された複数の第２のダミーパターンとを具備する。
置は、半導体基板と、半導体基板の第１の領域に形成さ
れた複数の回路ブロックと、半導体基板の第２の領域に
形成された複数の第１のダミーパターンと、半導体基板
の第２の領域に形成された複数の第２のダミーパターン
であって、第１のダミーパターンとは異なる形状を有
し、第２の領域において帯状の領域ができるように配列
された複数の第２のダミーパターンとを具備する。
【０００９】ここで、複数の第１のダミーパターンが、
複数の行と複数の列をなすように配列されており、第１
のダミーパターンの行の間に、第２のダミーパターンが
形成されている少なくとも１つの行が等間隔で周期的に
設けられており、第１のダミーパターンの列の間に、第
２のダミーパターンが形成されている少なくとも１つの
列が等間隔で周期的に設けられていることが望ましい。
複数の行と複数の列をなすように配列されており、第１
のダミーパターンの行の間に、第２のダミーパターンが
形成されている少なくとも１つの行が等間隔で周期的に
設けられており、第１のダミーパターンの列の間に、第
２のダミーパターンが形成されている少なくとも１つの
列が等間隔で周期的に設けられていることが望ましい。
【００１０】さらに、本発明の第１の観点に係る半導体
装置の設計方法は、コンピュータを用いて半導体装置の
レイアウトを設計する方法であって、ダミーパターンが
配置されない帯状の領域ができるように、ダミーパター
ン発生禁止領域を設定するステップ（ａ）と、複数の回
路ブロックを含む半導体装置の配置・配線を行うステッ
プ（ｂ）と、回路ブロックが配置されなかった領域にお
いて、ダミーパターン発生禁止領域を除いて、複数のダ
ミーパターンを配置するステップ（ｃ）とを具備する。
装置の設計方法は、コンピュータを用いて半導体装置の
レイアウトを設計する方法であって、ダミーパターンが
配置されない帯状の領域ができるように、ダミーパター
ン発生禁止領域を設定するステップ（ａ）と、複数の回
路ブロックを含む半導体装置の配置・配線を行うステッ
プ（ｂ）と、回路ブロックが配置されなかった領域にお
いて、ダミーパターン発生禁止領域を除いて、複数のダ
ミーパターンを配置するステップ（ｃ）とを具備する。
【００１１】ここで、ステップ（ｃ）において、複数の
行と複数の列をなすように複数のダミーパターンを配列
すると共に、ダミーパターンの行の間に、ダミーパター
ンが形成されていない少なくとも１つの行を等間隔で周
期的に設け、ダミーパターンの列の間に、ダミーパター
ンが形成されていない少なくとも１つの列を等間隔で周
期的に設けることが望ましい。
行と複数の列をなすように複数のダミーパターンを配列
すると共に、ダミーパターンの行の間に、ダミーパター
ンが形成されていない少なくとも１つの行を等間隔で周
期的に設け、ダミーパターンの列の間に、ダミーパター
ンが形成されていない少なくとも１つの列を等間隔で周
期的に設けることが望ましい。
【００１２】また、本発明の第２の観点に係る半導体装
置の設計方法は、コンピュータを用いて半導体装置のレ
イアウトを設計する方法であって、指標となるダミーパ
ターンが配置される帯状の領域ができるように、指標ダ
ミーパターン発生領域を設定するステップ（ａ）と、複
数の回路ブロックを含む半導体装置の配置・配線を行う
ステップ（ｂ）と、回路ブロックが配置されなかった領
域において、指標ダミーパターン発生領域を除いて、複
数の第１のダミーパターンを配置するステップ（ｃ）
と、回路ブロックが配置されなかった領域内の指標ダミ
ーパターン発生領域において、第１のダミーパターンと
は異なる形状を有する複数の第２のダミーパターンを配
置するステップ（ｄ）とを具備する。
置の設計方法は、コンピュータを用いて半導体装置のレ
イアウトを設計する方法であって、指標となるダミーパ
ターンが配置される帯状の領域ができるように、指標ダ
ミーパターン発生領域を設定するステップ（ａ）と、複
数の回路ブロックを含む半導体装置の配置・配線を行う
ステップ（ｂ）と、回路ブロックが配置されなかった領
域において、指標ダミーパターン発生領域を除いて、複
数の第１のダミーパターンを配置するステップ（ｃ）
と、回路ブロックが配置されなかった領域内の指標ダミ
ーパターン発生領域において、第１のダミーパターンと
は異なる形状を有する複数の第２のダミーパターンを配
置するステップ（ｄ）とを具備する。
【００１３】ここで、ステップ（ｃ）において、複数の
行と複数の列をなすように複数の第１のダミーパターン
を配列し、ステップ（ｄ）において、第１のダミーパタ
ーンの行の間に、第２のダミーパターンが形成された少
なくとも１つの行を等間隔で周期的に設け、第１のダミ
ーパターンの列の間に、第２のダミーパターンが形成さ
れた少なくとも１つの列を等間隔で周期的に設けること
が望ましい。
行と複数の列をなすように複数の第１のダミーパターン
を配列し、ステップ（ｄ）において、第１のダミーパタ
ーンの行の間に、第２のダミーパターンが形成された少
なくとも１つの行を等間隔で周期的に設け、第１のダミ
ーパターンの列の間に、第２のダミーパターンが形成さ
れた少なくとも１つの列を等間隔で周期的に設けること
が望ましい。
【００１４】以上の構成によれば、複数のダミーパター
ンが形成されている第１の領域においてダミーパターン
が形成されていない帯状の領域等を指標とすることによ
り、半導体装置が形成されたウエハやチップ上で、目的
の回路素子の実際の位置を容易に特定することができ
る。
ンが形成されている第１の領域においてダミーパターン
が形成されていない帯状の領域等を指標とすることによ
り、半導体装置が形成されたウエハやチップ上で、目的
の回路素子の実際の位置を容易に特定することができ
る。
【００１５】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。なお、同一の構成要
素については、同一の参照番号で示している。図１に、
本発明の第１の実施形態に係る半導体装置の一部を示
す。図１において、半導体装置は、第１層目の配線層が
形成された状態となっている。半導体基板１０（ウエハ
やチップ）の第１の領域に、所望の機能を実現する回路
ブロックを構成する複数のセル１１が配置されている。
各セル１１は、半導体基板内に形成される不純物拡散層
と、半導体基板上に形成されるゲート絶縁膜及びゲート
電極と、層間絶縁膜を介して形成させる少なくとも１層
の配線層とによって構成される。半導体基板１０の第１
の領域の外側（第２の領域）には、複数のダミーセル１
２が配置されている。ダミーセル１２は、回路動作に関
係しない配線パターン等（ダミーパターン）を含んでい
る。本実施形態において、配線層に形成するダミーパタ
ーンは、１辺が１μｍの正方形の形状を有しており、１
μｍ間隔で縦横に並べられている。これにより、半導体
基板上に形成される層の厚さを均一にすることができ
る。
明の実施の形態について説明する。なお、同一の構成要
素については、同一の参照番号で示している。図１に、
本発明の第１の実施形態に係る半導体装置の一部を示
す。図１において、半導体装置は、第１層目の配線層が
形成された状態となっている。半導体基板１０（ウエハ
やチップ）の第１の領域に、所望の機能を実現する回路
ブロックを構成する複数のセル１１が配置されている。
各セル１１は、半導体基板内に形成される不純物拡散層
と、半導体基板上に形成されるゲート絶縁膜及びゲート
電極と、層間絶縁膜を介して形成させる少なくとも１層
の配線層とによって構成される。半導体基板１０の第１
の領域の外側（第２の領域）には、複数のダミーセル１
２が配置されている。ダミーセル１２は、回路動作に関
係しない配線パターン等（ダミーパターン）を含んでい
る。本実施形態において、配線層に形成するダミーパタ
ーンは、１辺が１μｍの正方形の形状を有しており、１
μｍ間隔で縦横に並べられている。これにより、半導体
基板上に形成される層の厚さを均一にすることができ
る。
【００１６】ところで、半導体装置の回路シミュレーシ
ョン、動作テスト、解析等の際には、半導体装置が形成
されたウエハやチップにおいて、対象となる回路素子の
実際の位置を特定しなければならない場合があるが、ウ
エハやチップは多数の回路素子を含んでおり、その回路
素子の位置を特定することは困難であった。そこで、本
実施形態においては、半導体基板１０の第２の領域に、
ダミーパターンが配置されない帯状のダミーパターン発
生禁止領域１３を設けて、回路素子の位置を特定するた
めの指標としている。
ョン、動作テスト、解析等の際には、半導体装置が形成
されたウエハやチップにおいて、対象となる回路素子の
実際の位置を特定しなければならない場合があるが、ウ
エハやチップは多数の回路素子を含んでおり、その回路
素子の位置を特定することは困難であった。そこで、本
実施形態においては、半導体基板１０の第２の領域に、
ダミーパターンが配置されない帯状のダミーパターン発
生禁止領域１３を設けて、回路素子の位置を特定するた
めの指標としている。
【００１７】ダミーパターン発生禁止領域１３において
は、いずれの配線層のパターンを形成することも禁止さ
れており、ダミーセルが存在しない。即ち、ダミーセル
１２の行の間に、ダミーセルが形成されていない行が等
間隔で周期的に設けられている。また、ダミーセル１２
の列の間に、ダミーセルが形成されていない列が等間隔
で周期的に設けられている。ダミーパターン発生禁止領
域１３を視覚的に認識することにより、半導体基板１０
に細かい区分を設定し、これらの区分に仮想的に番地を
付すことができるようになる。
は、いずれの配線層のパターンを形成することも禁止さ
れており、ダミーセルが存在しない。即ち、ダミーセル
１２の行の間に、ダミーセルが形成されていない行が等
間隔で周期的に設けられている。また、ダミーセル１２
の列の間に、ダミーセルが形成されていない列が等間隔
で周期的に設けられている。ダミーパターン発生禁止領
域１３を視覚的に認識することにより、半導体基板１０
に細かい区分を設定し、これらの区分に仮想的に番地を
付すことができるようになる。
【００１８】図２に、ダミーパターン発生禁止領域によ
って半導体基板に設定された区分を示す。図２において
は、半導体基板の領域に、横軸に沿ってＡ、Ｂ、Ｃ、
Ｄ、・・・と番地を付し、縦軸に沿って１、２、３、
４、・・・と番地を付している。これにより、複数のセ
ルが配置されている半導体基板の第１の領域において、
Ｂ−２、Ｂ−３、Ｃ−２、Ｃ−３の４つの区分が設定さ
れ、目的の回路素子の位置を特定することが容易とな
る。
って半導体基板に設定された区分を示す。図２において
は、半導体基板の領域に、横軸に沿ってＡ、Ｂ、Ｃ、
Ｄ、・・・と番地を付し、縦軸に沿って１、２、３、
４、・・・と番地を付している。これにより、複数のセ
ルが配置されている半導体基板の第１の領域において、
Ｂ−２、Ｂ−３、Ｃ−２、Ｃ−３の４つの区分が設定さ
れ、目的の回路素子の位置を特定することが容易とな
る。
【００１９】図３は、ダミーパターン発生禁止領域の周
辺の拡大図である。ダミーパターンを有する複数のダミ
ーセル１２が、複数の行と複数の列をなすように配列さ
れている。ここで、ダミーセル１２の行の間に、ダミー
セルが形成されていない少なくとも１つの行が設けられ
ている。また、ダミーセル１２の列の間に、ダミーセル
が形成されていない少なくとも１つの列が設けられてい
る。ダミーセル１２の列の間にダミーセルが形成されて
いない１つの列が設けられていれば、これを視覚的に認
識することが可能であり、半導体基板上に形成される膜
の厚さに与える影響も少なくて済む。
辺の拡大図である。ダミーパターンを有する複数のダミ
ーセル１２が、複数の行と複数の列をなすように配列さ
れている。ここで、ダミーセル１２の行の間に、ダミー
セルが形成されていない少なくとも１つの行が設けられ
ている。また、ダミーセル１２の列の間に、ダミーセル
が形成されていない少なくとも１つの列が設けられてい
る。ダミーセル１２の列の間にダミーセルが形成されて
いない１つの列が設けられていれば、これを視覚的に認
識することが可能であり、半導体基板上に形成される膜
の厚さに与える影響も少なくて済む。
【００２０】次に、本発明の第２の実施形態に係る半導
体装置について説明する。本発明の第２の実施形態に係
る半導体装置においては、ダミーパターン発生禁止領域
の替わりに、指標となる特殊な形状を有するダミーパタ
ーンが配置される指標ダミーパターン発生領域が設けら
れる。
体装置について説明する。本発明の第２の実施形態に係
る半導体装置においては、ダミーパターン発生禁止領域
の替わりに、指標となる特殊な形状を有するダミーパタ
ーンが配置される指標ダミーパターン発生領域が設けら
れる。
【００２１】図４は、指標ダミーパターン発生領域の周
辺の拡大図である。通常のダミーパターンを有する複数
のダミーセル１２が、複数の行と複数の列をなすように
配列されている。また、ダミーセル１２とは異なる形状
を有する複数のダミーセル１４が、第２の領域において
帯状の領域ができるように配列されている。本実施形態
において、ダミーセル１２において配線層に形成される
ダミーパターンは、１辺が１μｍの正方形の形状を有し
ており、１μｍ間隔で縦横に並べられている。一方、ダ
ミーセル１４において配線層に形成されるダミーパター
ンは、０．５μｍ×１μｍの長方形の形状を有してお
り、０．５μｍ間隔で一列に並べられている。ダミーセ
ル１２の列の中にダミーセル１４の１つの列が設けられ
ていれば、これを視覚的に認識することが可能であり、
半導体基板上に形成される膜の厚さに与える影響も少な
くて済む。
辺の拡大図である。通常のダミーパターンを有する複数
のダミーセル１２が、複数の行と複数の列をなすように
配列されている。また、ダミーセル１２とは異なる形状
を有する複数のダミーセル１４が、第２の領域において
帯状の領域ができるように配列されている。本実施形態
において、ダミーセル１２において配線層に形成される
ダミーパターンは、１辺が１μｍの正方形の形状を有し
ており、１μｍ間隔で縦横に並べられている。一方、ダ
ミーセル１４において配線層に形成されるダミーパター
ンは、０．５μｍ×１μｍの長方形の形状を有してお
り、０．５μｍ間隔で一列に並べられている。ダミーセ
ル１２の列の中にダミーセル１４の１つの列が設けられ
ていれば、これを視覚的に認識することが可能であり、
半導体基板上に形成される膜の厚さに与える影響も少な
くて済む。
【００２２】図５は、本発明の第１の実施形態に係る半
導体装置の設計方法を示すフローチャートである。半導
体装置のレイアウト設計は、コンピュータを用いた自動
配置配線により行われる。
導体装置の設計方法を示すフローチャートである。半導
体装置のレイアウト設計は、コンピュータを用いた自動
配置配線により行われる。
【００２３】まず、ステップＳ１１において、ダミーパ
ターン発生禁止領域を設定する。ダミーパターン発生禁
止領域の設定は、例えば、配置配線プログラムにおいて
用いられるパターンデータの所定の層に、ダミーパター
ン発生禁止領域枠を入力することにより行う。
ターン発生禁止領域を設定する。ダミーパターン発生禁
止領域の設定は、例えば、配置配線プログラムにおいて
用いられるパターンデータの所定の層に、ダミーパター
ン発生禁止領域枠を入力することにより行う。
【００２４】次に、ステップＳ１２において、複数の回
路ブロックを含む半導体装置の配置・配線を行う。さら
に、ステップＳ１３において、回路ブロックが配置され
なかった領域において、ダミーパターン発生禁止領域を
除いて、複数のダミーパターンを配置する。
路ブロックを含む半導体装置の配置・配線を行う。さら
に、ステップＳ１３において、回路ブロックが配置され
なかった領域において、ダミーパターン発生禁止領域を
除いて、複数のダミーパターンを配置する。
【００２５】次に、本発明の第２の実施形態に係る半導
体装置の設計方法について説明する。図６は、本発明の
第２の実施形態に係る半導体装置の設計方法を示すフロ
ーチャートである。ここでも、半導体装置のレイアウト
設計は、コンピュータを用いた自動配置配線により行わ
れる。
体装置の設計方法について説明する。図６は、本発明の
第２の実施形態に係る半導体装置の設計方法を示すフロ
ーチャートである。ここでも、半導体装置のレイアウト
設計は、コンピュータを用いた自動配置配線により行わ
れる。
【００２６】まず、ステップＳ２１において、指標ダミ
ーパターン発生領域を設定する。指標ダミーパターン発
生領域の設定は、例えば、配置配線プログラムにおいて
用いられるパターンデータの所定の層に、指標ダミーパ
ターン発生領域枠を入力することにより行う。次に、ス
テップＳ２２において、複数の回路ブロックを含む半導
体装置の配置・配線を行う。
ーパターン発生領域を設定する。指標ダミーパターン発
生領域の設定は、例えば、配置配線プログラムにおいて
用いられるパターンデータの所定の層に、指標ダミーパ
ターン発生領域枠を入力することにより行う。次に、ス
テップＳ２２において、複数の回路ブロックを含む半導
体装置の配置・配線を行う。
【００２７】さらに、ステップＳ２３において、回路ブ
ロックが配置されなかった領域において、指標ダミーパ
ターン発生領域を除いて、複数の第１のダミーパターン
を配置する。また、ステップＳ４において、回路ブロッ
クが配置されなかった領域内の指標ダミーパターン発生
領域において、第１のダミーパターンとは異なる形状を
有する複数の第２のダミーパターンを配置する。
ロックが配置されなかった領域において、指標ダミーパ
ターン発生領域を除いて、複数の第１のダミーパターン
を配置する。また、ステップＳ４において、回路ブロッ
クが配置されなかった領域内の指標ダミーパターン発生
領域において、第１のダミーパターンとは異なる形状を
有する複数の第２のダミーパターンを配置する。
【００２８】
【発明の効果】以上述べたように、本発明によれば、複
数のダミーパターンが形成されている第１の領域におい
てダミーパターンが形成されていない帯状の領域等を指
標とすることにより、半導体装置が形成されたウエハや
チップ上で、目的の回路素子の実際の位置を容易に特定
することができる。
数のダミーパターンが形成されている第１の領域におい
てダミーパターンが形成されていない帯状の領域等を指
標とすることにより、半導体装置が形成されたウエハや
チップ上で、目的の回路素子の実際の位置を容易に特定
することができる。
【図１】本発明の第１の実施形態に係る半導体装置の一
部を示す平面図である。
部を示す平面図である。
【図２】本発明の第１の実施形態に係る半導体装置にお
いて、ダミーパターン発生禁止領域によって半導体基板
に設定された区分を示す概念図である。
いて、ダミーパターン発生禁止領域によって半導体基板
に設定された区分を示す概念図である。
【図３】本発明の第１の実施形態に係る半導体装置にお
けるダミーパターン発生禁止領域の周辺の拡大図であ
る。
けるダミーパターン発生禁止領域の周辺の拡大図であ
る。
【図４】本発明の第２の実施形態に係る半導体装置にお
ける指標ダミーパターン発生領域の周辺の拡大図であ
る。
ける指標ダミーパターン発生領域の周辺の拡大図であ
る。
【図５】本発明の第１の実施形態に係る半導体装置の設
計方法を示すフローチャートである。
計方法を示すフローチャートである。
【図６】本発明の第２の実施形態に係る半導体装置の設
計方法を示すフローチャートである。
計方法を示すフローチャートである。
１０ 半導体基板
１１ セル
１２、１４ ダミーセル
１３ ダミーパターン発生禁止領域
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板の第１の領域に形成された複数の回路ブ
ロックと、 前記半導体基板の第２の領域に形成された複数のダミー
パターンであって、前記第２の領域においてダミーパタ
ーンが形成されていない帯状の領域ができるように配列
された前記複数のダミーパターンと、を具備する半導体
装置。 - 【請求項２】 前記複数のダミーパターンが、複数の行
と複数の列をなすように配列されており、 前記ダミーパターンの行の間に、ダミーパターンが形成
されていない少なくとも１つの行が等間隔で周期的に設
けられており、 前記ダミーパターンの列の間に、ダミーパターンが形成
されていない少なくとも１つの列が等間隔で周期的に設
けられている、請求項１記載の半導体装置。 - 【請求項３】 半導体基板と、 前記半導体基板の第１の領域に形成された複数の回路ブ
ロックと、 前記半導体基板の第２の領域に形成された複数の第１の
ダミーパターンと、 前記半導体基板の第２の領域に形成された複数の第２の
ダミーパターンであって、前記第１のダミーパターンと
は異なる形状を有し、前記第２の領域において帯状の領
域ができるように配列された前記複数の第２のダミーパ
ターンと、を具備する半導体装置。 - 【請求項４】 前記複数の第１のダミーパターンが、複
数の行と複数の列をなすように配列されており、 前記第１のダミーパターンの行の間に、第２のダミーパ
ターンが形成されている少なくとも１つの行が等間隔で
周期的に設けられており、 前記第１のダミーパターンの列の間に、第２のダミーパ
ターンが形成されている少なくとも１つの列が等間隔で
周期的に設けられている、請求項３記載の半導体装置。 - 【請求項５】 コンピュータを用いて半導体装置のレイ
アウトを設計する方法であって、 ダミーパターンが配置されない帯状の領域ができるよう
に、ダミーパターン発生禁止領域を設定するステップ
（ａ）と、 複数の回路ブロックを含む半導体装置の配置・配線を行
うステップ（ｂ）と、 回路ブロックが配置されなかった領域において、前記ダ
ミーパターン発生禁止領域を除いて、複数のダミーパタ
ーンを配置するステップ（ｃ）と、を具備する半導体装
置の設計方法。 - 【請求項６】 ステップ（ｃ）が、複数の行と複数の列
をなすように前記複数のダミーパターンを配列すると共
に、前記ダミーパターンの行の間に、ダミーパターンが
形成されていない少なくとも１つの行を等間隔で周期的
に設け、前記ダミーパターンの列の間に、ダミーパター
ンが形成されていない少なくとも１つの列を等間隔で周
期的に設けることを含む、請求項５記載の半導体装置。 - 【請求項７】 コンピュータを用いて半導体装置のレイ
アウトを設計する方法であって、 指標となるダミーパターンが配置される帯状の領域がで
きるように、指標ダミーパターン発生領域を設定するス
テップ（ａ）と、 複数の回路ブロックを含む半導体装置の配置・配線を行
うステップ（ｂ）と、 回路ブロックが配置されなかった領域において、前記指
標ダミーパターン発生領域を除いて、複数の第１のダミ
ーパターンを配置するステップ（ｃ）と、 回路ブロックが配置されなかった領域内の前記指標ダミ
ーパターン発生領域において、第１のダミーパターンと
は異なる形状を有する複数の第２のダミーパターンを配
置するステップ（ｄ）と、を具備する半導体装置の設計
方法。 - 【請求項８】 ステップ（ｃ）が、複数の行と複数の列
をなすように前記複数の第１のダミーパターンを配列す
ることを含み、 ステップ（ｄ）が、前記第１のダミーパターンの行の間
に、第２のダミーパターンが形成された少なくとも１つ
の行を等間隔で周期的に設け、前記第１のダミーパター
ンの列の間に、第２のダミーパターンが形成された少な
くとも１つの列を等間隔で周期的に設けることを含む、
請求項７記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001336167A JP2003142583A (ja) | 2001-11-01 | 2001-11-01 | 半導体装置及びその設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001336167A JP2003142583A (ja) | 2001-11-01 | 2001-11-01 | 半導体装置及びその設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142583A true JP2003142583A (ja) | 2003-05-16 |
Family
ID=19151034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001336167A Withdrawn JP2003142583A (ja) | 2001-11-01 | 2001-11-01 | 半導体装置及びその設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003142583A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004082012A1 (ja) * | 2003-03-13 | 2004-09-23 | Fujitsu Limited | ダミーパターンを有する半導体装置 |
| JP2005051230A (ja) * | 2003-07-28 | 2005-02-24 | Samsung Electronics Co Ltd | 半導体素子及びその半導体素子上の所定位置を探す方法 |
| KR100591763B1 (ko) * | 2004-01-19 | 2006-06-22 | 삼성전자주식회사 | 어드레스 식별표시를 갖는 반도체 기억소자 |
| KR100872129B1 (ko) * | 2007-07-04 | 2008-12-08 | 삼성전기주식회사 | 기판 스트립 |
| KR101215425B1 (ko) * | 2004-09-14 | 2012-12-26 | 에이저 시스템즈 엘엘시 | 개선된 매칭을 위한 가드 링 |
-
2001
- 2001-11-01 JP JP2001336167A patent/JP2003142583A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2004082012A1 (ja) * | 2003-03-13 | 2004-09-23 | Fujitsu Limited | ダミーパターンを有する半導体装置 |
| US7242095B2 (en) | 2003-03-13 | 2007-07-10 | Fujitsu Limited | Semiconductor device having a dummy pattern |
| JP2005051230A (ja) * | 2003-07-28 | 2005-02-24 | Samsung Electronics Co Ltd | 半導体素子及びその半導体素子上の所定位置を探す方法 |
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