KR100591763B1 - 어드레스 식별표시를 갖는 반도체 기억소자 - Google Patents

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Abstract

어드레스 식별표시를 갖는 반도체 기억소자를 제공한다. 이 소자는 반도체 기판에 형성된 복수개의 라인형 패턴과, 상기 라인형 패턴들의 단부들이 사선으로 배열된 복수개의 데이타 블록을 포함한다. 인접한 데이타 블록의 라인형 패턴들이 서로 대칭적으로 배열되어 상기 라인형 패턴들의 단부들 사이에 더미 영역이 정의된다. 상기 더미 영역에 형성된 더미 패턴을 포함한다. 본 발명에서 상기 더미 패턴은 데이타 블록을 식별할 수 있는 식별표시가 되어 있다. 예컨대, 상기 식별표시는 대응되는 데이타 블록 쌍을 식별하는 서수일 수 있다.

Description

어드레스 식별표시를 갖는 반도체 기억소자{SEMICONDUCTOR MEMORY DEVICE HAVING ADDRESS INDEX}
도 1은 종래기술에 따른 기억소자를 개략적으로 나타낸 평면도이다.
도 2는 종래기술에 따른 기억소자의 셀 어레이 영역과 주변회로 영역의 경계부분을 나타낸 평면도이다.
도 3은 전형적인 낸드형 플래시 메모리 소자를 나타낸 등가회로도이다.
도 4는 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 소자의 셀 어레이 영역과 주변회로 영역의 경계부분을 나타낸 평면도이다.
본 발명은 반도체 소자에 관한 것으로써, 더 구체적으로 복수개의 기억 셀들로 구성된 반도체 기억소자에 관한 것이다.
반도체 기억 소자는 데이타를 저장하는 복수개의 기억셀들로 구성된 셀 어레이 영역과 데이타를 선택적으로 기입, 소거 또는 독출하기 위하여 어드레스를 지정하거나 신호를 발생시키는 주변회로 영역을 포함한다. 일반적으로 셀 어레이 영역은 기억 용량을 극대화 시키는 목적으로 최소 선폭으로 디자인되고, 상대적으로 주 변회로 영역은 패턴 밀도가 낮게 디자인되고 있다. 통상적으로 셀 어레이는 복수개의 블록들이 반복적으로 배치됨으로서 구동회로를 줄일 수 있고 소자의 성능도 향상시킬 수 있다.
반도체 기억 소자는 기억 셀의 종류에 따라 디램, 에스램 및 플래시 메모리 등으로 분류할 수 있고, 또 셀 어레이의 형태에 따라 OR형, NOR형, NAND형 및 AND형 등으로 분류할 수 있다.
도 1은 일반적인 낸드형 플래시 메모리 소자를 개략적으로 나타낸 도면이다.
도 1을 참조하면, 낸드형 플래시 메모리 소자는 메모리 셀들이 배치된 셀 어레이 영역(Cell Array)과 상기 셀 어레이 영역의 외곽에 배치된 주변회로 영역을 포함한다. 기억 셀은 수직 및 수평 어드레스 신호에 의해 선택되는데, 상기 주변회로 영역은 수평 어드레스 신호를 선택하는 워드라인 데코더 영역(X-Dec)과 수직 어드레스 신호에 의해 선택된 기억 셀들의 데이타를 임시로 저장하는 페이지 버퍼(P/B)를 포함하고 있다. 도시하지는 않았지만 페이지 버퍼(P/B)와 셀 어레이 사이에는 기억 셀들을 선택하기 위항 비트라인 데코더 영역도 위치한다. 상기 셀 어레이 영역(cell array)은 복수개의 물리적 영역(Si)으로 구분된다. 또한 도시되지는 않았지만, 상기 셀 어레이 영역(cell array)은 복수개의 기억 셀 블록들로 구성되는데, 이 기억 셀 블록들은 도면에서 종방향으로 배치될 수 있다. 상기 셀 어레이 영역(cell array)과 상기 워드라인 데코더 영역(X-Dec) 사이에는 워드라인들과 워드라인 데코더를 전기적으로 연결하기 연결하기 위한 인터페이스 영역(S)이 위치한다.
도 2는 낸드형 플래시 메모리 소자의 인터페이스 영역의 일부분을 나타낸 도면이다.
도 2를 참조하면, 낸드형 플래시 메모리 소자의 인터페이스 영역 뿐만 아니라 노어형 플래시 메모리 소자 및 디램 소자 또한 셀 어레이 영역의 워드라인 또는 비트라인의 단부들은 도면과 같은 구조를 가질 수 있다. 도시된 것과 같이, 워드라인 데코더와 워드라인 사이의 인터페이스 영역에서 워드라인들(10)의 단부들은 사선으로 배치된다. 이는 워드라인과 워드라인 데코더를 전기적으로 연결하기 위하여 금속 배선이 접속되는 패드부(12)를 형성하기 위함이다. 워드라인들(10)의 단부를 사선으로 배열함으로써 워드라인의 피치를 증가시키지 않고 패드부(12)를 형성할 수 있다.
상기한 바와 같이, 반도체 소자의 셀 어레이는 복수개의 데이타 블록들이 반복적으로 배치되어 있다. 도시된 바와 같이 각 데이타 블록의 워드라인들(10)의 단부들은 사선으로 배열되고, 인접한 데이타 블록들의 워드라인들은 서로 대칭적으로 배열된다. 즉, 셀 어레이 전반에 걸쳐 워드라인들의 단부들은 지그재그로 배열되어 있다. 도 1에 도시된 것과 같이, 셀 어레이 영역은 종 방향으로는 물리적으로 영역이 구분되어 있음에 반하여, 횡방향으로는 워드라인들 사이의 간격과 데이타 블록들 사이의 간격의 차이가 작기 때문에 블록들을 구분하기가 어렵다. 공정 안정화를 위하여 워드라인들 단부들 사이에 정의되는 더미 영역에 더미 패턴(12)을 형성하기도 한다.
소자의 전기적 테스트에서 불량이 발생한 위치는 수평 수직 어드레스(row,column adress)에 의해 측정된다. 불량의 형태를 분석하기 위하여 불량위치를 찾아야 하는데 수직 어드레스는 영역(sector)별로 그 수가 비교적 적기 때문에 찾아가기가 용이하다. 그러나, 수평 어드레스는 통상적으로 1024개 또는 그 배수의 데이타 블록을 포함하는 셀 어레이에서 찾기가 용이하지 않다. 특히, 셀 어레이의 가장자리에 불량이 위치하는 경우에는 위치를 찾기가 비교적 용이하나, 도시된 것과 같이 수평방향으로 중앙부에 위치하는 A지점의 불량위치는 찾기가 용이하지 않다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기억소자의 셀 어레이에서 불량 위치를 용이하게 찾을 수 있는 구조를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 어드레스 식별표시가 된 반도체 소자를 제공한다. 이 소자는 반도체 기판에 형성된 복수개의 라인형 패턴과, 상기 라인형 패턴들의 단부들이 사선으로 배열된 복수개의 데이타 블록을 포함한다. 인접한 데이타 블록의 라인형 패턴들이 서로 대칭적으로 배열되어 상기 라인형 패턴들의 단부들 사이에 더미 영역이 정의된다. 상기 더미 영역에 형성된 더미 패턴을 포함한다. 본 발명에서 상기 더미 패턴은 데이타 블록을 식별할 수 있는 식별표시가 되어 있다. 예컨대, 상기 식별표시는 대응되는 데이타 블록 쌍을 식별하는 서수일 수 있다.
상기 라인형 패턴들은 그 단부가 확장된 패드들을 더 포함할 수 있다. 이 때, 상기 더미 영역은 서로 대향하여 배열된 패드들 사이에 정의된다. 상기 라인형 패턴은 게이트 라인이거나, 비트라인일 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3은 낸드형 플래시 메모리 소자의 일부분을 나타낸 등가회로도이다.
도 3을 참조하면, 낸드형 플래시 메모리 소자는 복수개의 데이타 블록들(Block n)이 반복적으로 배치된 셀 어레이 영역을 포함한다. 상기 데이타 블록들(Block n)은 복수개의 셀 스트링을 포함한다. 각각의 셀 스트링은 직렬로 연결된 복수개의 메모리 셀들과 상기 메모리 셀들 양측에 각각 연결된 접지 선택 트랜지스터 및 스트링 선택 트랜지스터로 구성된다. 각 데이타 블록(Block n)은 상기 접지 선택 트랜지스터들의 게이트 전극들이 연결된 접지 선택 라인(GSL)과, 상기 스트링 선택 트랜지스터들의 게이트 전극들이 연결된 스트링 선택 라인(SSL)과, 상기 메모리 셀들의 게이트 전그들이 연결된 워드라인들(WL)을 포함한다. 스트링 선 택 트랜지스터들의 드레인은 각각 비트라인(Bn)에 연결되고, 접지 선택 트랜지스터들의 소오스는 연결되어 공통 소오스 라인을 형성한다.
각 데이타 블록의 스트링 선택 라인(SSL), 워드라인(WL) 및 접지 선택 라인(GSL)은 스위칭 트랜지스터(Si)에 의해 선택 데코더(Si decoder)와 연결되고, 비트라인(Bn)들은 페이지 버퍼(page buffer)에 연결된다. 도면에서 스위칭 트랜지스터들(Si)은 데이타 블록(Block n)에 포함되도록 도시되어 있으나, 실제 기판 상에서 상기 스위칭 트랜지스터들(Si)은 선택 데코더 측에 배치될 수도 있다. 메모리 셀 어레이의 복수개의 데이타 블록들은 로우 데코터(Row Decoder)에 의해 선택되어지고, 선택 데코더에 병렬로 접속된다. 상기 데이타 블록들은 셀 어레이에서 수천개가 배치되기 때문에 오류가 발생한 데이타 블록을 찾기 위한 식별자가 필요하다.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 기억 소자의 셀 어레이의 일부분을 나타낸 평면도이다.
도 4를 참조하면, 셀 어레이는 복수개의 라인형 패턴들이 배열된 부분을 가진다. 도면에서는 게이트 라인을 도시하였으나, 본 발명은 게이트 라인 뿐만 아니라 라인형 패턴들이 반복적으로 형성된 비트라인의 단부에도 적용될 수 있다.
셀 어레이의 가장자리에서 게이트 라인(50)의 단부는 도시된 것과 같이 사선으로 배치된다. 각 게이트 라인(50)은 선택 트랜지스터(도시 안함)의 소오스/드레인에 접속되는데, 게이트 라인과 선택 트랜지스터는 배선을 통해 접속된다. 따라서, 게이트 라인의 단부에는 배선이 접속되는 패드부(52)가 형성되어 있다. 도 3에 도시된 것과 같이, 상기 게이트 라인(50)은 복수개의 워드라인과 워드라인들 양측 의 접지 선택 라인 및 스트링 선택 라인이다. 접지 선택 라인과 스트링 선택 라인 및 이들 사이의 복수개의 워드라인들은 데이타 블록을 구성한다. 각 데이타 블록의 게이트 라인들(50)은 패드부(52)를 위한 공간을 확보하기 위하여 그 단부들이 사선으로 배열된다. 인접한 데이타 블록들의 게이트 라인들(50)은 서로 대칭적으로 배치할 수 있다. 그러나, 복수개의 데이타 블록들을 하나의 그룹으로 묶어 게이트 라인들(50)의 단부들을 사선으로 배열하고, 인접한 그룹들의 게이트 라인들을 대칭적으로 배열할 수도 있다.
대칭적으로 배열된 게이트 라인들(50) 사이에 더미 영역이 정의되는 데, 상기 더미 영역에는 소자의 평탄화 및 제조 공정의 안정화를 위하여 더미 패턴(54)이 형성된다. 상기 더미 패턴은 기판 상의 패턴 밀도 차이를 줄여줌으로써 사진식각 공정의 안정화, 층간절연막의 평탄도 향상 등의 목적으로 사용된다. 게이트 라인들이 대칭적으로 배치된 데이타 블록들은 데이타 블록 쌍을 구성하는데 각 데이타 블록 쌍에 대응되는 더미 패턴(54)은 데이타 블록을 식별할 수 있는 식별 표시(56)를 포함한다. 셀 어레이의 가장자리에서 일방향으로 진행하면서 상기 더미 패턴(54)에 서수를 기입함으로써 대응하는 데이타 블록을 식별할 수 있다. 소자의 전기적 테스트에서 불량이 발생한 어드레스를 찾을 때, 기판 상에 표시된 상기 식별 표시(56)를 참조하여 데이타 블록을 선택하고, 상기 선택된 데이타 블록에서 몇번째 워드라인에 연결된 메모리 셀에 결함이 있는지 용이하게 판별할 수 있다. 예컨대, 도면에서, 나타난 셀 블록은 셀 어레이에서 90번째와 91번째 데이타 블록 쌍을 지시한다고 볼 수 있다. 도면에서는 데이타 블록 쌍을 하나의 식별 번호로 나타내었으나, 각각의 블록에 식별 번호를 기입할 수도 있다.
상술한 바와 같이 본 발명에 따르면, 대칭적으로 배치된 게이트 패턴들 사이에 형성되는 더미 패턴에 식별표시를 함으로써 기판 상에서 불량이 발생된 어드레스를 용이하게 찾을 수 있다. 따라서, 셀 어레이의 중심부분에 결함이 발생한 경우 종래에는 수천개의 데이타 블록들 가운데 선택된 블록을 기판 상에서 정확하게 찾아내기 어려워 불량 분석에 어려움이 많았으나, 데이타 블록을 식별할 수 있는 식별 표시를 더미 패턴에 형성함으로써 정확한 불량위치를 찾을 수 있다.

Claims (5)

  1. 삭제
  2. 반도체 기판에 형성된 복수개의 라인형 패턴;
    상기 라인형 패턴들의 단부들이 사선으로 배열된 복수개의 데이타 블록;
    인접한 데이타 블록의 라인형 패턴들이 서로 대칭적으로 배열되어 상기 라인형 패턴들의 단부들 사이에 정의된 더미 영역;
    상기 더미 영역에 형성된 더미 패턴; 및
    상기 라인형 패턴들의 각 단부가 확장된 패드들을 포함하되,
    상기 더미 패턴은 데이타 블록을 식별할 수 있는 식별표시가 되어 있고, 상기 더미 영역은 서로 대향하여 배열된 패드들 사이에 정의된 것을 특징으로 하는 반도체 소자.
  3. 반도체 기판에 형성된 복수개의 라인형 패턴;
    상기 라인형 패턴들의 단부들이 사선으로 배열된 복수개의 데이타 블록;
    인접한 데이타 블록의 라인형 패턴들이 서로 대칭적으로 배열되어 상기 라인형 패턴들의 단부들 사이에 정의된 더미 영역; 및
    상기 더미 영역에 형성된 더미 패턴을 포함하되,
    상기 더미 패턴은 데이타 블록을 식별할 수 있는 식별표시가 되어 있고, 상기 라인형 패턴은 게이트 라인인 것을 특징으로 하는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 라인형 패턴은 비트라인인 것을 특징으로 하는 반도체 소자.
  5. 반도체 기판에 형성된 복수개의 라인형 패턴;
    상기 라인형 패턴들의 단부들이 사선으로 배열된 복수개의 데이타 블록;
    인접한 데이타 블록의 라인형 패턴들이 서로 대칭적으로 배열되어 상기 라인형 패턴들의 단부들 사이에 정의된 더미 영역; 및
    상기 더미 영역에 형성된 더미 패턴을 포함하되,
    상기 더미 패턴은 데이타 블록을 식별할 수 있는 식별표시가 되어 있고, 상기 식별표시는 대응되는 데이타 블록 쌍(data block pair)을 식별하는 서수(ordinal number)인 것을 특징으로 하는 반도체 소자.
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