KR20020055145A - 반도체 소자의 더미패턴 형성 방법 - Google Patents

Abstract

본 발명은 반도체소자의 더미패턴 형성방법에 관한 것으로, 기존의 저장전극 및 비트라인 콘택은 메인 셀 및 더미 패턴이 동일하고, 규칙적으로 배열되어 더미패턴인지 메인 셀 패턴인지 식별이 곤한하며 동일한 패턴이 배열되어 어드레스 카운팅이 어려우며, 카운팅 도중 불량 어드레스를 잊어버리는 경우가 자주 발생하는 문제점을 해결하기 위하여 10 단위로 표시를 해두어 빠르고 쉽고 정확하게 불량 어드레스를 찾을 수 있어 불량분석을 단시간에 용이하게 할 수 있고 그에 따른 반도체소자의 생산성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 더미패턴 형성 방법{method for forming dummy pattern of semiconductor device}

본 발명은 반도체소자의 더미패턴 형성방법에 관한 것으로, 특히 메모리 ( memory ) 불량 분석시 불량 어드레스를 용이하게 찾아 어드레스 카운팅 ( address counting ) 을 용이하고 정확하게 실시할 수 있도록 하는 방법에 관한 것이다.

일반적으로 더미 저장전극은 메인 셀에 저장되는 저장전극 행렬 ( matrix ) 의 끝부분에 패턴의 변화없이 배열된다.

따라서, 어드레스 카운팅시 메인 셀에 구비되는 저장전극 행렬과 더미 저장전극의 구분이 어렵다.

또한, 상기 더미 저장전극과 같이 더미 비트라인 콘택이 행렬의 끝에 규칙적으로 배열되어 어드레스 카운팅시 메인 비트라인 콘택과 혼돈의 우려가 있다.

상기한 바와같이 종래기술에 따른 반도체소자의 더미 패턴 형성방법은, 메인 셀에 구비되는 패턴과 더미 패턴이 같은 형상으로 연속으로 구비되어 어드레스 카운팅이 어려운 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 일정간격으로 일반적인 더미 패턴과 다른 형상을 갖는 더미패턴을 형성하여 어드레스 카운팅을 용이하게 실시할 수 있도록 하는 반도체소자의 더미패턴 형성방법을 제공하는데 그 목적이 있다.

도 1 내지 도 3 은 본 발명의 제1,2,3실시예에 따른 반도체소자의 더미패턴 형성방법을 도시한 단면도

< 도면의 주요부분에 대한 부호의 설명 >

100,300,500 : 메인셀

200,400,600 : 더미패턴

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 더미패턴 형성방법은, 다수의 저장전극이 구비되는 메인 셀의 외곽부에 더미 패턴을 형성하되, 10 번지마다 더미패턴을 생략하며 형성하여 어드레스 카운팅을 용이하게 하는 것을 제1특징으로 하고, 다수의 저장전극이 구비되는 메인 셀의 외곽부에 더미 패턴을 형성하되, 10 번지마다 저장전극에 대한 비트라인 콘택플러그 크기를 변화시켜 어드레스 카운팅을 용이하게 하는 것을 제2특징으로 하며, 다수의 저장전극이 구비되는 메인 셀의 외곽부에 더미 패턴을 형성하되, 10 번지마다 더미패턴을 오정렬시켜 어드레스 카운팅을 용이하게 하는 것을 제3특징으로 한다.

한편, 본 발명의 원리는 다음과 같다.

일렬로 배치된 더미 저장전극을 8진수나 16진수의 10 번지 마다 패턴을 스킵 ( skip ) 하거나 크게 형성하여 10 번지 단위로 어드레스를 용이하게 구별 할 수 있도록 하는 것이다.

또한, 10 번지마다 더미 패턴을 약간 틀어지게 형성할 수도 있다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 3 는 본 발명의 제1,2,3실시예에 따른 반도체소자의 더미패턴 형성방법을 도시한 평면도이다.

도 1를 참조하면, 메인 셀(100)에 구비되는 저장전극들과 상기 메인 셀(100)의 외곽에 더미패턴(200)을 형성하되, 10 번지 마다 더미패턴(200)을 생략하여 어드레스 카운팅을 용이하게 실시할 수 있도록 형성한다.

도 2를 참조하면, 메인 셀(300)에 구비되는 저장전극 들과 상기 메인 셀(300)의 외곽에 더미패턴(400)을 형성하되, 10 번지 마다 더미패턴(400)의 크기를 변화시켜 형성한다.

이때, 상기 더미패턴(400)은 ⓐ 부분과 같이 저장전극에 대한 비트라인 콘택플러그의 크기를 다르게 형성하여 어드레스 카운팅을 용이하게 실시할 수 있도록 형성한 것이다.

도 3를 참조하면, 메인 셀(500)에 구비되는 저장전극 들과 상기 메인 셀(500)의 외곽에 더미패턴(600)을 형성하되, 10 번지 마다 더미패턴(600)을 오정렬시켜 어드레스 카운팅을 용이하게 실시할 수 있도록 형성한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 더미패턴 형성방법은, 기존의 저장전극 및 비트라인 콘택은 메인 셀 및 더미 패턴이 동일하고, 규칙적으로 배열되어 더미패턴인지 메인 셀 패턴인지 식별이 곤한하며 동일한 패턴이 배열되어 어드레스 카운팅이 어려우며, 카운팅 도중 불량 어드레스를 잊어버리는 경우가 자주 발생하는 문제점을 해결하기 위하여 10 단위로 표시를 해두어 빠르고 쉽고 정확하게 불량 어드레스를 찾을 수 있는 효과를 제공한다.

Claims (3)

1. 다수의 저장전극이 구비되는 메인 셀의 외곽부에 더미 패턴을 형성하되, 10 번지마다 더미패턴을 생략하며 형성하여 어드레스 카운팅을 용이하게 하는 반도체소자의 더미패턴 형성방법.
2. 다수의 저장전극이 구비되는 메인 셀의 외곽부에 더미 패턴을 형성하되, 10 번지마다 저장전극에 대한 비트라인 콘택플러그 크기를 변화시켜 어드레스 카운팅을 용이하게 하는 반도체소자의 더미패턴 형성방법.
3. 다수의 저장전극이 구비되는 메인 셀의 외곽부에 더미 패턴을 형성하되, 10 번지마다 더미패턴을 오정렬시켜 어드레스 카운팅을 용이하게 하는 반도체소자의 더미패턴 형성방법.