KR20080017636A - 반도체 메모리 소자의 메모리 셀 어레이 - Google Patents

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KR20080017636A
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조철환
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Abstract

본 발명은 반도체 메모리 소자의 메모리 셀 어레이에서 불량 발생시 발생된 불량을 분석하거나, 또는 특정 어드레스를 셀 때 발생하는 시간적인 손실과 불편함을 해결할 수 있는 반도체 메모리 소자의 메모리 셀 어레이 구조를 제공하기 위한 것으로, 이를 위해 본 발명은 복수의 메인 비트라인과, 상기 복수의 메인 비트라인을 교차하는 방향으로 형성된 복수의 메인 워드라인과, 상기 복수의 메인 비트라인의 외곽부에 형성된 복수의 더미 비트라인과, 각각 복수개로 분할되어 상기 복수의 더미 비트라인과 상기 복수의 메인 비트라인을 교차하도록 상기 복수의 메인 워드라인의 외곽부에 형성된 복수의 더미 워드라인을 포함하는 반도체 메모리 소자의 메모리 셀 어레이를 제공한다.
메모리 셀, 더미 워드라인, 더미 비트라인

Description

반도체 메모리 소자의 메모리 셀 어레이{MEMORY CELL ARRAY OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체 메모리 소자의 메모리 셀 어레이를 도시한 평면도.
도 2는 본 발명의 실시예1에 따른 반도체 메모리 소자의 메모리 셀 어레이를 도시한 평면도.
도 3은 본 발명의 실시예2에 따른 반도체 메모리 소자의 메모리 셀 어레이를 도시한 평면도.
도 4는 도 3에 도시된 돌출부의 크기를 설명하기 위하여 도시한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 메인 비트라인
11, 111 : 메인 워드라인
12, 112 : 더미 비트라인
13, 113 : 더미 워드라인
14, 114 : 스토리지 노드
113A : 돌출부
115 : 더미 액티브 영역
본 발명은 반도체 소자의 메모리 셀 어레이 구조에 관한 것으로, 특히 반도체 소자의 제조공정에 있어서 메모리 셀 어레이의 비트라인(bit line)과 워드라인(word line) 형성공정시 비트라인과 워드라인을 안정적으로 패터닝하기 위해 메모리 셀 어레이의 외곽부에 배치된 더미 워드라인(dummy word line)의 구조에 관한 것이다.
최근 반도체 소자가 고집적화되어 감에 따라 0.25㎛ 이하의 선폭을 갖는 64M급 이상의 제조공정에서는 제품 동작에 필요한 메모리 셀의 커패시턴스(a capacitance of memory cell)를 확보하기 위해 9000Å 이상의 스토리지 노드(storage node)용 도전막을 형성하고 있다. 그러나, 이처럼 두껍게 형성되는 도전막으로 인해 후속 공정에서 다른 반도체 구조물과의 단차가 심해지는 문제점이 발생하게 되었다.
이러한 웨이퍼(wafer) 상에서의 단차를 줄이기 위해 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 소자의 평탄화를 이루고 있다. 평탄화 공정은 후속 공정에서 사진 식각공정을 실시함에 있어서 구조물의 단차로 인해 해상력이 떨어지는 문제점을 해결할 수 있으므로 필수적으로 수행되고 있는 공정 중의 하나이다. 이러한 평탄화 공정은 단차가 형성되어 있는 구조물에 물질을 채움과 동시에 상부를 평탄화시키는 CMP 공정이 통상적으로 실시되고 있다.
그러나, CMP 공정은 평탄화 측면에서 우수한 특성을 얻을 수 있는 이점은 있지만, CMP 공정시 대상막의 두께를 균일하게 가져가야만 하는 공정상의 제약이 따른다. 그 이유는 CMP 공정시 소위 말하는 디싱(dishing) 현상이 발생되기 때문이다. 이러한 디싱 현상은 대상막, 즉 물질층 아래에 형성되어 있는 하부층의 패턴모양이나 그 위치에 따라 국부적으로 층간 절연막이 꺼지는 현상이다. 이러한 문제점을 해소하기 위해 메모리 셀 어레이의 외곽부에 실제 소자 동작에는 사용되지 않는 더미 워드라인(dummy word line)이나 더미 비트라인(dummy bit line)을 부가적으로 형성시킨다.
도 1은 종래기술에 따른 반도체 메모리 소자의 메모리 셀 어레이를 도시한 평면도이다. 여기서는 설명의 편의를 위해 4-뱅크(4-bank) 구조를 가지고, 512Mb의 용량을 갖는 DRAM(Danamic Random Access Memory) 소자의 메모리 셀 어레이를 도시하였다.
도 1에 도시된 바와 같이, 512Mb의 DRAM 소자의 메모리 셀 어레이에는 메모리 셀을 선택하기 위하여 매트릭스(matrix) 형태로 구성되는 512개의 비트라인(bit line, BL)(비트라인 바(/BL) 포함)(10)(이하, 메인 비트라인이라 함)과, 512개의 워드라인(word line)(11)(이하, 메인 워드라인이라 함)이 형성된다. 또한, 이러한 메모리 셀 어레이의 외곽부에는 메인 비트라인(10)과 메인 워드라인(11)을 안정적으로 형성하기 위해 복수의 더미 비트라인(12)과 복수의 더미 워드라인(13)이 형성된다.
그러나, 도 1에 도시된 DRAM 소자의 메모리 셀 어레이 구조에서는 더미 워드라인(13)이 메모리 셀 어레이 일측단에서 타측단 까지 연속적으로 신장된 구조로 형성되어 있기 때문에 특정 어드레스(address)를 세거(counting)나, 메모리 셀 어레이의 불량 분석시 불량 어드레스를 찾기 위하여 일일이 비트라인을 물리적으로 세어서 어드레스를 찾아 들어가는 불편함과 그 만큼의 시간적인 손실이 많이 발생한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 메모리 소자의 메모리 셀 어레이에서 불량 발생시 발생된 불량을 분석하거나, 또는 특정 어드레스를 셀 때 발생하는 시간적인 손실과 불편함을 해결할 수 있는 반도체 메모리 소자의 메모리 셀 어레이 구조를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 복수의 메인 비트라인과, 상기 복수의 메인 비트라인을 교차하는 방향으로 형성된 복수의 메인 워드 라인과, 상기 복수의 메인 비트라인의 외곽부에 형성된 복수의 더미 비트라인과, 각각 복수개로 분할되어 상기 복수의 더미 비트라인과 상기 복수의 메인 비트라인을 교차하도록 상기 복수의 메인 워드라인의 외곽부에 형성된 복수의 더미 워드라인을 포함하는 반도체 메모리 소자의 메모리 셀 어레이를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 복수의 메인 비트라인과, 상기 복수의 메인 비트라인을 교차하는 방향으로 형성된 복수의 메인 워드라인과, 상기 복수의 메인 비트라인의 외곽부에 형성된 복수의 더미 비트라인과, 각각 일정 부위에 돌출부를 구비하여 상기 복수의 더미 비트라인과 상기 복수의 메인 비트라인을 교차하도록 상기 복수의 메인 워드라인의 외곽부에 형성된 복수의 더미 워드라인을 포함하는 반도체 메모리 소자의 메모리 셀 어레이를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한 명세서 전체에 걸쳐서 동일한 참조번호(도면번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 2는 본 발명의 실시예1에 따른 반도체 메모리 소자의 메모리 셀 어레이 구조를 설명하기 위하여 도시한 평면도이다. 여기서는 설명의 편의를 위해 일례로 4-뱅크 구조를 가지고, 512Mb의 용량을 갖는 DRAM 소자의 메모리 셀 어레이를 도시 하였다.
도 2에 도시된 바와 같이, 본 발명의 실시예1에 따른 메모리 셀 어레이는 매트릭스 형태로 구성된 512개의 메인 비트라인(110) 및 메인 워드라인(111)과, 메인 비트라인(110)의 외곽부에 형성된 복수의 더미 비트라인(112)과, 복수개로 분할되어 복수의 더미 비트라인(112)과 512개의 메인 비트라인(110)을 가로지르도록 512개의 메인 워드라인(111)의 외곽부에 형성된 복수의 더미 워드라인(113)을 포함한다.
복수의 더미 워드라인(113) 각각은 복수의 더미 비트라인(112)과 512개의 메인 비트라인(110)을 교차하도록(가로지르도록) 연속적으로 신장된 구조로 형성되는 것이 아니라, 8비트(bit) 단위(메인 비트라인 개수 16개 단위)로 분할되어 복수의 더미 비트라인(112)과 512개의 메인 비트라인(110)을 교차하도록 형성된다. 즉, 복수의 더미 워드라인(113) 각각은 총 32개로 분할되고, 이렇게 분할된 각각의 분할 라인은 512개의 메인 비트라인(110) 중 16개의 메인 비트라인(110)과 교차하도록 형성된다.
실시예2
도 3은 본 발명의 실시예2에 따른 반도체 메모리 소자의 메모리 셀 어레이 구조를 설명하기 위하여 도시한 평면도이다. 도 3에서 도 2와 동일한 도면 번호는 동일한 요소를 나타낸다. 따라서, 도 2를 참조하여 이미 설명된 내용에 대해서 중복되는 설명은 생략하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 실시예2에 따른 메모리 셀 어레이는 실 시예1과 달리 더미 워드라인(113)을 8비트 단위 간격으로 물리적으로 분할시키는 것이 아니라, 8비트 단위 간격으로 메인 비트라인(110) 사이에 돌출부(113A)를 갖도록 형성된다.
돌출부(113A)의 크기는 다음과 같이 형성할 수 있다. 도 4에 도시된 바와 같이, 더미 워드라인(113)의 좌측(도 4에서 바라보았을 때 좌측)에 형성된 더미 액티브 영역(115)을 기준으로, 더미 워드라인(113)과 더미 액티브 영역(115) 사이의 간격('가')이 '1'이라고 가정하면, 돌출부(113A)의 가로 길이(비트라인 방향)('나')와 세로 길이(워드라인 방향)('다')는 각각 0.5≤나≤1, 0.3≤다≤0.6가 되도록 형성한다. 예컨대, 80nm급 선폭을 갖는 반도체 메모리 소자에 있어서, '가'가 0.192㎛이라 하면, '나'는 0.096㎛≤나≤0.192㎛, '다'는 0.058㎛≤다≤0.115㎛로 형성한다.
전술한 바와 같이, 본 발명의 실시예1 및 2는 복수의 더미 워드라인(113)을 8비트 단위 간격으로 분할하거나, 또는 돌출부(113A)를 형성함으로써 특정 어드레스를 세거나, 불량 분석시 물리적으로 512개의 메인 비트라인(110)을 추적할 때 종래기술에서는 512초가 소요된다고 가정하면, 본 발명의 실시예1 및 2에서는 분할된 부위 또는 돌출부(113A)를 기점으로 추적해 가면 32초 정도로 62.5% 정도의 시간을 감소시킬 있다.
본 발명의 기술 사상은 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 더미 워드라인을 8비트 단위로 분할하거나, 또는 돌출 부를 형성하였으나, 이는 설명의 편의를 위한 예시로서 그 단위는 제한되지 않는다. 또한, 분할되는 주기 또한 동일한 주기를 갖는 것이 아니라, 서로 다른 분할 주기를 갖도록 할 수도 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 복수의 더미 워드라인을 포함하는 반도체 메모리 소자의 메모리 셀 어레이에 있어서, 상기 더미 워드라인을 변형시켜 추적용 포인트(point)를 형성함으로써 상기 메모리 셀 어레이에서 불량 발생시 발생된 불량을 분석하거나, 또는 특정 어드레스를 셀 때 발생하는 시간적인 손실과 불편함을 해결할 수 있다.

Claims (5)

  1. 복수의 메인 비트라인;
    상기 복수의 메인 비트라인을 교차하는 방향으로 형성된 복수의 메인 워드라인;
    상기 복수의 메인 비트라인의 외곽부에 형성된 복수의 더미 비트라인; 및
    각각 복수개로 분할되어 상기 복수의 더미 비트라인과 상기 복수의 메인 비트라인을 교차하도록 상기 복수의 메인 워드라인의 외곽부에 형성된 복수의 더미 워드라인
    을 포함하는 반도체 메모리 소자의 메모리 셀 어레이.
  2. 제 1 항에 있어서,
    상기 복수의 더미 워드라인 각각은 상기 복수의 메인 비트라인의 개수를 기준으로 서로 일정 간격으로 반복적으로 분할된 반도체 메모리 소자의 메모리 셀 어레이.
  3. 복수의 메인 비트라인;
    상기 복수의 메인 비트라인을 교차하는 방향으로 형성된 복수의 메인 워드라 인;
    상기 복수의 메인 비트라인의 외곽부에 형성된 복수의 더미 비트라인; 및
    각각 일정 부위에 돌출부를 구비하여 상기 복수의 더미 비트라인과 상기 복수의 메인 비트라인을 교차하도록 상기 복수의 메인 워드라인의 외곽부에 형성된 복수의 더미 워드라인
    을 포함하는 반도체 메모리 소자의 메모리 셀 어레이.
  4. 제 3 항에 있어서,
    상기 돌출부는 상기 복수의 메인 비트라인 사이에 형성된 반도체 메모리 소자의 메모리 셀 어레이.
  5. 제 3 항에 있어서,
    상기 돌출부는 상기 복수의 메인 비트라인의 개수를 기준으로 서로 일정 간격으로 반복적으로 형성된 반도체 메모리 소자의 메모리 셀 어레이.
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* Cited by examiner, † Cited by third party
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