KR20020048262A - 반도체 소자의 테스트 패턴 - Google Patents
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- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
Abstract
본 발명은 반도체 메모리 소자의 테스트 패턴에 관한 것으로, 매트릭스 형태로 배열된 메모리 셀의 비트라인 및 워드라인을 각각 독립적으로 형성한 후 인접한 비트라인 및 워드라인을 하나의 트랜지스터로 연결시키고, 상기 비트라인 및 워드라인을 연결시킨 트랜지스터는 다른 인접한 비트라인 및 워드라인과 연결시킨 트랜지스터와 연결시켜 최종적으로 하나의 트랜지스터에 의해 모든 트랜지스터가 연결되도록 함으로써 불량을 보다 바르고 정확하게 판별할 수 있어 공정에 재적용하여 소자의 생산성을 향상시킬 수 있는 반도체 소자의 테스트 패턴이 제시된다.
Description
본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 특히 매트릭스 형태로 배열된 메모리 셀 어레이의 비트라인 및 워드라인을 독립적으로 형성한 후 인접한 비트라인 및 워드라인을 하나의 트랜지스터로 연결시키고, 비트라인 및 워드라인을 연결한 트랜지스터는 인접한 트랜지스터와 다른 트랜지스터로 연결시켜 불량을 빠르고 정확하게 판단할 수 있는 반도체 소자의 테스트 패턴에 관한 것이다.
현재 반도체 메모리 소자는 대용량화, 고집적화되고 있으며, 이런 추세에 따라 난이도가 높은 기술들이 도입되고 있다, 현재 0.18㎛ 기술을 적용한 64M 플래쉬 메모리 소자의 제조 공정중에서 가장 문제가 되고 있는 것이 자기정렬 콘택(Self Aligned Contact) 공정이다. 이 자기정렬 콘택 공정의 근본적인 목적은 게이트 스페이서를 기존이 산화막에서 질화막으로고 대체하고, 질화막을 콘택 식각 공정에 이용하는 것이다. 즉, 고온 열산화막 및 BPSG막으로 이루어진 층간 절연막은 산화막 계열이므로 질화막과의 식각 선택비를 이용하여 게이트와 콘택 사이의 간격을 줄이고자 한다.
현재 자기정렬 콘택 공정을 이용하는 반도체 메모리 소자는 대개 게이트와 콘택 사이의 간격을 0으로 하고 있다. 이렇게 함으로써 기존의 게이트와 콘택 사이의 간격을 0.2㎛ 정도로 할 경우에 비해 셀 사이즈는 그 만큼 줄고, 전체 칩 사이즈는 약 20% 정도 줄게된다. 그러나, 이러한 장점에도 불구하고 공정의 난이도 때문에 이의 도입은 쉽지만은 않다. 자기졍렬 콘택 공정에 있어서 가장 큰 문제점은 게이트 스페이서인 질화막을 식각 방지막으로 이용하여 산화막을 식각하는 것이므로 이 스페이서 질화막이 콘택 식각 이전, 식각중 또는 식각 이후에 막질이 파괴되면 게이트와 콘택은 단락되어 셀은 불량이 된다.
이와 같은 문제점은 도 1에 도시된 메모리 셀을 매트릭스 형태로 배열하고 워드라인과 비트라인으로 선택하도록 하는 기존의 테스트 패턴에서는 로트(lot) 변화나 웨이퍼 변화등을 확인하는데는 문제가 없다. 그러나, 어떤 불량 경향이 발생되었을 때 이를 어떤 형태로든 물리적으로 분석하고 확인하는데는 등한시했다. 따라서, 어떤 콘택에 의한 불량이 발생하였을 때 이를 분석하고 다시 공정에 재적용하는데 오랜 시간이 걸리게 된다.
본 발명의 목적은 자기정렬 콘택을 적용하는 반도체 소자의 제조 공정에서 콘택에 의한 불량을 조기에 발견하여 분석함으로써 후속 공정에 재적용하여 생산성을 향상시킬 수 있는 반도체 소자의 테스트 패턴을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 테스트 패턴은 매트릭스 형태로 배열된 메모리 셀의 인접한 비트라인 및 워드라인을 하나의 트랜지스터로 연결시키고, 상기 비트라인 및 워드라인을 연결시킨 트랜지스터는 다른 인접한 비트라인 및 워드라인과 연결시킨 트랜지스터와 연결시켜 최종적으로 하나의 트랜지스터에 의해 모든 트랜지스터가 연결되도록 한 것을 특징으로 한다.
도 1은 종래의 반도체 소자의 테스트 패턴의 개략도.
도 2는 본 발명에 따른 반도체 소자의 테스트 패턴의 개략도.
도 3은 40개의 패드를 가진 테스트 패턴에서 워드라인의 스위치 트랜지스터의 어레이 구성을 나타낸 개략도.
플래쉬 메모리 셀 어레이는 셀을 비트로 억세스하기 위해서 워드라인과 비트라인의 어드레스를 선택한다. 이때, 게이트와 드레인 콘택이 단락(브리지)되면 셀 억세스 자체가 불가능해지며, 프로그램이나 소거등의 기능도 불량으로 나타난다. 그런데, 이런 불량은 다른 불량들과 복합적으로 발생되기 때문에 분석하기가 쉽지 않다. 또한, 0.18㎛ 64M 플래쉬 메모리 소자등과 같이 고집적화된 소자에서 채택하고 있는 질화막 스페이서 자기정렬 콘택에 있어서는 이 공정의 성공적인 적용이야 말로 공정의 사활이라 해도 과언이 아닐 정도이다.
본 발명에서는 콘택과 게이트와의 불량 유무를 보다 빠르고 정확하게 판별하고 분석하여 이를 근거로 빠르게 공정에 재적용하고자 하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 테스트 패턴의 개략도이다. 도 2를 참조하면, 매트릭스 형태로 배열된 메모리 셀의 비트라인 및 워드라인을 각각 독립적으로 형성하고, 인접한 비트라인 및 워드라인을 하나의 트랜지스터로 연결시킨다. 그리고, 인접한 트랜지스터를 다른 트랜지스터로 연결시킨다. 이러한 것을 계속해서 반복한다. 즉, 비트라인 1(BL1)과 비트라인 2(BL2)를 제 1 NMOS 트랜지스터(N11)으로 연결시키고, 비트라인 3(BL3)과 비트라인 4(BL4)를 제 2 NMOS 트랜지스터(N12)로 연결시킨다. 이렇게 인접한 비트라인을 하나의 트랜지스터를 이용하여 연결시킨다. 그리고, 제 1 NMOS 트랜지스터(N11)와 제 2 NMOS 트랜지스터(N12)를 제 3 NMOS 트랜지스터(N13)으로 연결시킨다. 이러한 방법으로 인접한 트랜지스터를 연결시킨다. 워드라인도 비트라인과 마찬가지 방법으로 인접한 워드라인(WL)을 트랜지스터를 이용하여 연결시키고, 인접합 트랜지스터는 다른 트랜지스터를 이용하여 연결시킨다. 여기서는 NMOS 트랜지스터를 예로 하였지만, 소자의 특성 또는 인가 전압에 따라 PMOS 트랜지스터로도 구현할 수 있다.
한편, 상기에서는 인접한 두개의 비트라인 또는 워드라인을 하나의 트랜지스터로 연결시키는 예를 설명하였지만, 두개 이상의 비트라인 또는 워드라인을 하나의 트랜지스터로 연결할 수도 있다.
상기와 같이 테스트 패턴을 구성하여 워드라인과 비트라인을 각각 독립적으로 구현하고, 이를 각각 억세스하여 적용하였을 때 그 셀에 대한 구체적인 성공, 불량의 결과가 나타나게 된다. 또한, 이를 메인 셀 어레이와 비슷하게 하기 위해서는 억세스할 수 있는 셀의 갯수를 늘려야 하는데, 본 발명에서는 스위치 트랜지스터로써 특별한 디코딩없이 셀의 갯수를 증가시킬 수 있다. 이렇게 함으로써 보다 많은 셀을 억세스하여 콘택과 게이트간의 불량 유무를 판별하여 메인 셀 어레이에서의 불량 경향을 알 수 있고, 이를 보다 빨리 공정에 재적용할 수 있다.
도 2에 도시된 바와 같이 플래쉬 메모리 셀 어레이를 구성하면 모니터할 수 있는 셀의 갯수는 현재의 패드 갯수를 40개라고 할 때,
워드라인 : 28=256개 -> 2+2+2+2+2+2+2+2=16개 패드 소요
비트라인 : 28=256개 -> 2+2+2+2+2+2+2+2=16개 패드 소요
그리고 4개 패드중 소오스와 웰 노드를 연결하면,
총 256×256=64k(bit)의 셀에 대하여 각각 독립적으로 억세스가 가능하며, 이를 통하여 각각 셀에 대한 콘택과 게이트간의 BV 테스트등을 통하여 불량 분석을 보다 쉽고 정확하게 할 수 있다.
도 3은 위와 같은 40개 패드를 가진 테스트 패턴에서 워드라인쪽의 스위치 트랜지스터의 어레이 구성을 보여주고 있다. 비트라인의 스위치 트랜지스터의 구성도 도 3와 같이 구성하면 된다.
상기한 테스트 패턴은 반도체 소자의 제조 공정에서 불량이 가장 많이 발생하는 콘택과 게이트 사이의 불량만을 언급하였으나, 이와 유사한 제 1 금속 배선과 제 2 금속 배선 사이의 층간 절연막 평가 또는 제 1 금속 배선과 제 3 금속 배선, 제 2 금속 배선과 제 3 금속 배선 사이의 층간 절연막 평가에도 적용할 수 있다. 이를 적용하는 방법은 예를들어 제 1 금속 배선과 제 2 금속 배선 사이의 층간 절연막을 평가하려면 제 1 금속 배선을 독립적으로 또한 제 2 금속 배선도 독립적으로 억세스할 수 있도록 하면 된다. 이 또한 스위치 트랜지스터를 두어 개수를 늘릴 수 있다.
상술한 바와 같이 본 발명에 따른 테스트 패턴을 이용한 콘택 모니터링 방법으로 64k 비트의 셀을 모니터링할 수 있어 불량에 대해 빠르고 정확하게 분석할 수 있다.
Claims (2)
- 반도체 소자의 테스트 패턴에 있어서,매트릭스 형태로 배열된 메모리 셀의 비트라인 및 워드라인을 독립적으로 형성한 후 인접한 비트라인 및 워드라인을 하나의 트랜지스터로 연결시키고, 상기 비트라인 및 워드라인을 연결시킨 트랜지스터는 다른 인접한 비트라인 및 워드라인과 연결시킨 트랜지스터와 연결시켜 최종적으로 하나의 트랜지스터에 의해 모든 트랜지스터가 연결되도록 한 것을 특징으로 하는 반도체 메모리 소자의 테스트 패턴.
- 제 1 항에 있어서, 상기 비트라인 및 워드라인은 두개 또는 그 이상을 하나의 트랜지스터를 이용하여 연결시키는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
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