KR20040069798A - 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드 - Google Patents

메모리에서 각 층별 특성을 파악할 수 있는 다층 패드 Download PDF

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Abstract

본 발명은 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드(Poly-Layer Pad)에 관한 것으로, 특히 공정상 발생하는 불량에 있어서 불량 분석을 용이하게 하며, 결함(Defect)을 찾아 공정에 피드백(Feedback)하여 수율(Yield)을 개선하고자함에 관한 것이다.
본 발명의 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드는 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인으로 이루어진 폴리층, 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인으로 이루어진 제1금속층, 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인으로 이루어진 제2금속층 및 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인으로 이루어진 제3금속층으로 구성됨에 기술적 특징이 있다.
따라서, 본 발명의 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드는칩내의 맨 위의 금속층에서 메모리의 전체 특성 및 각 층에서 부분적인 특성을 알 수 있다. 그리고, 불량 분석을 용이하게 하며, 공정상에서 발생한 결함을 찾아 수율을 개선하는 효과가 있다.

Description

메모리에서 각 층별 특성을 파악할 수 있는 다층 패드{Poly-layer pad used at memory device}
본 발명은 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드(Poly-Layer Pad)에 관한 것으로, 특히 공정상 발생하는 불량에 있어서 불량 분석을 용이하게 하며, 결함(Defect)을 찾아 공정에 피드백(Feedback)하여 수율(Yield)을 개선하고자함에 관한 것이다.
종래에는 다음과 같은 메모리 장치가 있었는데, 도 1을 통하여 살펴보기로 한다. 메모리의 경우에 도 1과 같이 비트 라인(Bit Line), 비트 바 라인(Bit Bar Line), Vss가 제3금속층(13)까지 구성되고, Vcc는 제2금속층(12)까지 구성된다. 그리고, 워드 라인(Word Line)은 폴리(Poly)층(10)으로 구성된다고 가정하자. 즉, 폴리층(10)은 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인으로, 제1금속층(11)과 제2금속층(12)은 비트 라인, 비트 바 라인, Vss, Vcc로, 제3금속층(13)은 비트 라인, 비트 바 라인, Vss로 구성된다. 만약, 칩의 맨 위층 금속이 도 1과 같이 제3금속층(13)까지 있다면 패드는 제3금속층(13)에 위치하고 있다.
그러나, 상기와 같은 종래의 메모리 장치는 맨 위층의 패드상에서만 메모리의 특성을 알 수 있다. 또한, 공정상 발생하는 불량에 있어서 불량 분석을 용이하게 할 수 없으며, 수율을 개선하는 효과가 나타나지 않는다. 대한민국 공개특허 제2000-0000912호, 제2000-0000790호 및 제2003-0001829호에서도 반도체 메모리 장치에 대하여 소개하고 있으나, 상기와 같은 효과를 가져올 수는 없다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로공정상 발생하는 불량을 메모리를 이용해 분석할 때 비트 맵 데이터(Bit Map Data)없이도 금속층별로 마련된 패드를 사용하여 불량 분석을 용이하게 하며, 결함을 찾아 공정에 피드백하여 수율을 개선함에 본 발명의 목적이 있다.
도 1은 종래기술의 메모리 장치
도 2는 본 발명의 메모리의 워드 라인
(도면의 주요부분에 대한 부호의 설명)
10, 20: 폴리층 11, 21: 제1금속층
12, 22: 제2금속층 13, 23: 제3금속층
24: 패드
본 발명의 상기 목적은 공정상 발생하는 불량을 메모리를 이용해 분석할 때 불량 분석을 용이하게 하며, 결함을 찾아 공정에 피드백하여 수율을 개선하고자 하는 것이다.
반도체 칩은 여러 금속층(Metal Layer)과 산화물층(Oxide Layer)으로 층을 이루고 있으며, 패드는 맨 위의 금속층에서 만들어진다. 불량 분석 시에 상기 패드를 이용하여 여러 가지의 정보를 수집하여 그 결과를 얻는 것이 보통이다. 또한, 메모리의 경우 상기 패드를 통해 비트 맵 데이터를 얻어 불량 분석을 시행한다. 이에 본 발명은 메모리에 제한되어 사용되며, 비트 맵 데이터를 몰라도 쉽게 불량 분석을 할 수 있도록 금속층별로 검증(Proving)할 수 있는 패드를 만들어 두는 것이다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도 2를 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
각 층에서 패드를 구성함에 있어서 패드는 기능별로 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인 등 모두 5개를 만든다. 그리고, 모두 쭉 뻗어있는 패턴을 가지고 있다. 먼저 도 2a에서 모든 워드 라인이 선택될 수 있도록 빈 공간에 트랜지스터를 사용하여 배선하여 패드(24)를 맨 위층까지 올린다. 제2금속층(22)의 Vcc는 모두 연결된 너비가 큰 금속(Wide Metal)을 이용하거나 따로 금속을 연결하여 패드(24)를 만들어 맨 위층까지 올린다. 제3금속층(23)의 Vss는 Vcc와 동일하게 하고, 비트 라인, 비트 바 라인은 워드 라인과 동일하게 한다. 즉, 도 2b와 같이 폴리층(20), 제1금속층(21), 제2금속층(22) 및 제3금속층(23) 모두가 비트 라인, 비트 바 라인, 워드라인, Vcc, Vss로 구성되며, 각 금속층별로 패드를 구성하게 된다. 즉, 폴리층(10)은 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인으로 구성되며, 제1금속층(21)과 트랜지스터로 서로 연결되어 배선되어 있다. 제1금속층(11)은 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인으로 구성되어 있으며, 폴리층 (20)및 제2금속층과 트랜지스터로 서로 연결되어 배선되어 있다. 제2금속층(12)은 비트 라인, 비트 바 라인, Vss, Vcc,워드 라인으로 구성되어 있으며, 제1금속층 (21)및 제3금속층(23)과 트랜지스터로 서로 연결되어 배선되어 있다. 제3금속층 (13)은 비트 라인, 비트 바 라인, Vss, 워드 라인으로 구성되어 있으며, 제2금속층 (22)과 트랜지스터로 서로 연결되어 배선되어 있다. 만약, 칩의 맨 위층 금속이 도 1과 같이 제3금속층(13)까지 있다면 패드는 제3금속층(13)에 위치하고 있다.
그러면 폴리층(20)에서는 워드 라인에 전력을 줄 수 있어 관련 결함을 찾을 수 있고, 제2금속층(22)에서는 워드 라인과 Vcc 특성을 알 수 있고, 제3금속층(23)에서는 메모리의 모든 핀을 이용하여 메모리 전체 특성을 알 수 있다. 또한, 불량 분석 장비로 결함을 찾을 수 있다.
따라서, 본 발명의 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드는칩내의 맨 위의 금속층에서 메모리의 전체 특성 및 각 층에서 부분적인 특성을 알수 있다. 그리고, 불량 분석을 용이하게 하며, 공정상에서 발생한 결함을 찾아 수율을 개선할 수 있다.

Claims (8)

  1. 메모리 장치에 있어서,
    제1금속층(21)과 트랜지스터로 서로 연결되어 배선되어 있으며, 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인으로 이루어진 폴리층(20);
    폴리층(20)및 제2금속층과 트랜지스터로 서로 연결되어 배선되어 있으며, 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인으로 이루어진 제1금속층(21);
    제1금속층(21)및 제3금속층(23)과 트랜지스터로 서로 연결되어 배선되어 있으며, 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인으로 이루어진 제2금속층 (22); 및
    제2금속층(22)과 트랜지스터로 서로 연결되어 배선되어 있으며, 비트 라인, 비트 바 라인, Vss, Vcc, 워드 라인으로 이루어진 제3금속층(23)
    으로 구성됨을 특징으로 하는 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드
  2. 제 1 항에 있어서,
    상기 폴리층(20)에서 상기 워드 라인은 패드(24)를 만들어 맨 위층까지 올리도록 형성됨을 특징으로 하는 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드
  3. 제 1 항에 있어서,
    상기 제2금속층(22)에서 상기 Vcc는 패드(24)를 만들어 맨 위층까지 올리도록 형성됨을 특징으로 하는 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드
  4. 제 1 항에 있어서,
    상기 제3금속층(23)에서 상기 Vss와 Vcc는 동일하게 함을 특징으로 하는 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드
  5. 제 1 항에 있어서,
    상기 제3금속층(23)에서 상기 비트 라인과 비트 바 라인은 워드 라인과 동일하게 함을 특징으로 하는 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드
  6. 제 2 항에 있어서,
    상기 패드(24)는 빈 공간에 트랜지스터를 사용하여 배선함을 특징으로 하는 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드
  7. 제 3 항에 있어서,
    상기 패드(24)는 모두 연결된 너비가 큰 금속을 이용함을 특징으로 하는 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드
  8. 제 3 항에 있어서,
    상기 패드(24)는 따로 금속을 연결하여 이용함을 특징으로 하는 메모리에서 각 층별 특성을 파악할 수 있는 다층 패드
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KR100543867B1 (ko) * 2003-01-30 2006-01-20 동부아남반도체 주식회사 메모리 혹은 임베디드 메모리 디바이스에서 쉽게 결함을 찾는 와이드 메모리 패턴

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