JPH06275099A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06275099A JPH06275099A JP5978193A JP5978193A JPH06275099A JP H06275099 A JPH06275099 A JP H06275099A JP 5978193 A JP5978193 A JP 5978193A JP 5978193 A JP5978193 A JP 5978193A JP H06275099 A JPH06275099 A JP H06275099A
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Abstract
(57)【要約】
【目的】この発明は、常に最もデータの読み出しに時間
がかかる場合のデータの読み出し時間の測定を可能にす
ることを目的とする。 【構成】カラムデコーダ選択回路１、本体ＲＯＭ２、テ
スト回路３、ローデコーダ４、センスアンプ５を有す
る。テスト回路３は各ビット線ＢＬ０乃至ＢＬｉのそれ
ぞれに接続されているｎチャネル型ＭＯＳＦＥＴｎ０〜
ｎｉと、ビット線リセットトランジスタａ０´〜ａｉ
´、ｂ０´〜ｂｉ´を有する。ｎチャネル型ＭＯＳＦＥ
Ｔｎ０〜ｎｉの各ゲート電極には制御信号ＴＭが供給さ
れている。制御信号ＴＭがハイレベルの場合には、読み
出し出力回路はテストモードに切り替えられ、非選択状
態にあるビット線は接地レベルに設定され、常に最悪の
データの読み出し時間が測定される。また、制御信号Ｔ
Ｍがロウレベルの場合、通常のデータ読み出しモードに
切り替えられる。
がかかる場合のデータの読み出し時間の測定を可能にす
ることを目的とする。 【構成】カラムデコーダ選択回路１、本体ＲＯＭ２、テ
スト回路３、ローデコーダ４、センスアンプ５を有す
る。テスト回路３は各ビット線ＢＬ０乃至ＢＬｉのそれ
ぞれに接続されているｎチャネル型ＭＯＳＦＥＴｎ０〜
ｎｉと、ビット線リセットトランジスタａ０´〜ａｉ
´、ｂ０´〜ｂｉ´を有する。ｎチャネル型ＭＯＳＦＥ
Ｔｎ０〜ｎｉの各ゲート電極には制御信号ＴＭが供給さ
れている。制御信号ＴＭがハイレベルの場合には、読み
出し出力回路はテストモードに切り替えられ、非選択状
態にあるビット線は接地レベルに設定され、常に最悪の
データの読み出し時間が測定される。また、制御信号Ｔ
Ｍがロウレベルの場合、通常のデータ読み出しモードに
切り替えられる。
Description
【０００１】
【産業上の利用分野】この発明は読み出し出力回路にお
けるデータの読み出し時間を測定するテスト回路を備え
た半導体記憶装置に係り、特に読み出し出力回路におけ
る最悪のデータ読み出し時間の測定に使用されるもので
ある。
けるデータの読み出し時間を測定するテスト回路を備え
た半導体記憶装置に係り、特に読み出し出力回路におけ
る最悪のデータ読み出し時間の測定に使用されるもので
ある。
【０００２】
【従来の技術】図３は半導体記憶装置に設けられた従来
の読み出し出力回路の構成を示す。この読み出し出力回
路は、カラム選択回路１、本体ＲＯＭ２、ローデコーダ
４、センスアンプ５、負荷抵抗６ａ、６ｂ、ＭＯＳＦＥ
Ｔ７から構成される。
の読み出し出力回路の構成を示す。この読み出し出力回
路は、カラム選択回路１、本体ＲＯＭ２、ローデコーダ
４、センスアンプ５、負荷抵抗６ａ、６ｂ、ＭＯＳＦＥ
Ｔ７から構成される。
【０００３】カラム選択回路１は、図示せぬカラムデコ
ーダからのカラム選択信号Ｙ０乃至Ｙｉのいずれかが供
給されたカラム選択トランジスタａ０乃至ａｉと、カラ
ム選択信号ｙ０乃至ｙｉのいずれかが供給されるカラム
選択トランジスタｂ０乃至ｂｉから構成される。
ーダからのカラム選択信号Ｙ０乃至Ｙｉのいずれかが供
給されたカラム選択トランジスタａ０乃至ａｉと、カラ
ム選択信号ｙ０乃至ｙｉのいずれかが供給されるカラム
選択トランジスタｂ０乃至ｂｉから構成される。
【０００４】尚、各カラム選択トランジスタａ１乃至ａ
ｉには、カラム選択トランジスタａ０の電流路の他端に
接続されているものと同様のカラム選択トランジスタが
接続されており、その先には図示されているものと同様
のＲＯＭが接続されている。本体ＲＯＭ２は、ワード線
Ｗ０乃至Ｗ２、ビット線ＢＬ０乃至ＢＬｉ、メモリセル
ｍ０乃至ｍｎを有する。
ｉには、カラム選択トランジスタａ０の電流路の他端に
接続されているものと同様のカラム選択トランジスタが
接続されており、その先には図示されているものと同様
のＲＯＭが接続されている。本体ＲＯＭ２は、ワード線
Ｗ０乃至Ｗ２、ビット線ＢＬ０乃至ＢＬｉ、メモリセル
ｍ０乃至ｍｎを有する。
【０００５】次に、図４のタイミングチャートを参照し
て読み出し出力回路の動作について説明する。図４
（ａ）に示すようにアドレス入力信号ＡINを受けて、カ
ラム選択トランジスタａ０乃至ａｉ、ｂ０乃至ｂｉのう
ちのそれぞれ１つのカラム選択トランジスタがオンし、
１本のビット線が選択される。また、ローデコーダ４に
より１本のワード線が選択される。
て読み出し出力回路の動作について説明する。図４
（ａ）に示すようにアドレス入力信号ＡINを受けて、カ
ラム選択トランジスタａ０乃至ａｉ、ｂ０乃至ｂｉのう
ちのそれぞれ１つのカラム選択トランジスタがオンし、
１本のビット線が選択される。また、ローデコーダ４に
より１本のワード線が選択される。
【０００６】ビット線とワード線が選択されることによ
り、ＥＰＲＯＭ（ＥｒａｓａｂｌｅＰＲＯＭ）のメモリ
セルｍ０乃至ｍｎのうちのいずれか１つのメモリセルが
選択される。選択されたメモリセルが消去状態（データ
は“１”）の場合、メモリセルはオンし、選択されたメ
モリセルが書き込み状態（データは“０”）の場合、メ
モリセルはオフする。
り、ＥＰＲＯＭ（ＥｒａｓａｂｌｅＰＲＯＭ）のメモリ
セルｍ０乃至ｍｎのうちのいずれか１つのメモリセルが
選択される。選択されたメモリセルが消去状態（データ
は“１”）の場合、メモリセルはオンし、選択されたメ
モリセルが書き込み状態（データは“０”）の場合、メ
モリセルはオフする。
【０００７】図４（ｂ）に示すようにメモリセルに記憶
されたデータに応じてビット線の電位ＶBIT が変化し、
センスアンプ５はセンス電圧Ｖｓｅｎｓｅと基準電圧Ｖ
ｒｅｆを比較し、図４（ｃ）に示すようなデータＤｏｕ
ｔを出力する。上記のようにデータを読み出す場合、デ
ータの読み出し時間は以下のように測定される。
されたデータに応じてビット線の電位ＶBIT が変化し、
センスアンプ５はセンス電圧Ｖｓｅｎｓｅと基準電圧Ｖ
ｒｅｆを比較し、図４（ｃ）に示すようなデータＤｏｕ
ｔを出力する。上記のようにデータを読み出す場合、デ
ータの読み出し時間は以下のように測定される。
【０００８】例えば、メモリセルｍ０、ｍ１、ｍ３に記
憶されているデータがそれぞれ“０”、“１”、“０”
であるとき、メモリセルｍ１を選択後メモリセルｍ３を
選択した場合、ビット線ＢＬ１の電位は、図４（ｂ）の
実線ｋに示すように変化する。また、メモリセルｍ０を
選択後メモリセルｍ３を選択した場合、ビット線ＢＬ１
の電位は図４（ｂ）の点線ｓに示すように変化する。こ
れは、メモリセルｍ０を選択している間、ワード線Ｗ０
にはハイレベルの電圧が印加されており、メモリセルｍ
１がオンし、ビット線ＢＬ１の電位ＶBIT は接地レベル
になり、その後、メモリセルｍ３の選択により電位Ｖ
BIT がハイレベルになる為である。
憶されているデータがそれぞれ“０”、“１”、“０”
であるとき、メモリセルｍ１を選択後メモリセルｍ３を
選択した場合、ビット線ＢＬ１の電位は、図４（ｂ）の
実線ｋに示すように変化する。また、メモリセルｍ０を
選択後メモリセルｍ３を選択した場合、ビット線ＢＬ１
の電位は図４（ｂ）の点線ｓに示すように変化する。こ
れは、メモリセルｍ０を選択している間、ワード線Ｗ０
にはハイレベルの電圧が印加されており、メモリセルｍ
１がオンし、ビット線ＢＬ１の電位ＶBIT は接地レベル
になり、その後、メモリセルｍ３の選択により電位Ｖ
BIT がハイレベルになる為である。
【０００９】メモリセルｍ１を選択した後メモリセルｍ
３を選択する場合、メモリセルｍ１を選択している間ビ
ット線ＢＬ１は負荷６ａにより、充電されている。これ
に対し、メモリセルｍ０を選択した後メモリセルｍ３を
選択する場合、メモリセルｍ０を選択している間、メモ
リセルｍ１がオンするため、ビット線ＢＬ１はほぼ完全
に接地状態となる。この為、メモリセルｍ３を選択する
前のビット線ＢＬ１の電位は、図４（ｂ）に示されるよ
うに、メモリセルｍ０を選択後メモリセルｍ３を選択す
る場合の方が低くなっている。このため、データの読み
出し時間も長くなる。
３を選択する場合、メモリセルｍ１を選択している間ビ
ット線ＢＬ１は負荷６ａにより、充電されている。これ
に対し、メモリセルｍ０を選択した後メモリセルｍ３を
選択する場合、メモリセルｍ０を選択している間、メモ
リセルｍ１がオンするため、ビット線ＢＬ１はほぼ完全
に接地状態となる。この為、メモリセルｍ３を選択する
前のビット線ＢＬ１の電位は、図４（ｂ）に示されるよ
うに、メモリセルｍ０を選択後メモリセルｍ３を選択す
る場合の方が低くなっている。このため、データの読み
出し時間も長くなる。
【００１０】
【発明が解決しようとする課題】通常、データの読み出
し時間を測定するときは、最もデータの読み出しに時間
がかかる場合を想定して測定しなけばならない。しか
し、データの読み出しにかかる時間はビット線電位の初
期状態に大きく依存する為、通常の測定では最悪の読み
出し時間（データを読み出すのに最も長くかかる時間）
にならない場合がある。
し時間を測定するときは、最もデータの読み出しに時間
がかかる場合を想定して測定しなけばならない。しか
し、データの読み出しにかかる時間はビット線電位の初
期状態に大きく依存する為、通常の測定では最悪の読み
出し時間（データを読み出すのに最も長くかかる時間）
にならない場合がある。
【００１１】通常の読み出しによってビット線の初期状
態を各メモリセルについて最大の読み出し時間となるよ
うに設定できる。しかし、これを行うと、データの読み
出しにかかる時間の測定が繁雑になり、またデータ読み
出し時間の測定に要する時間が大幅に増大してしまうと
いう問題が生じる。この発明は上記実情に鑑みなされた
もので、テストモード時に最悪の読み出し時間となるよ
うにビット線の電位を設定することを目的とする。
態を各メモリセルについて最大の読み出し時間となるよ
うに設定できる。しかし、これを行うと、データの読み
出しにかかる時間の測定が繁雑になり、またデータ読み
出し時間の測定に要する時間が大幅に増大してしまうと
いう問題が生じる。この発明は上記実情に鑑みなされた
もので、テストモード時に最悪の読み出し時間となるよ
うにビット線の電位を設定することを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルとこのメモリセルに接続されたビ
ット線とを備えるメモリセルアレーと、前記メモリセル
アレーに接続され、前記メモリセルに記憶されたデータ
を前記ビット線を介して読み出して出力する回路と、前
記ビット線に接続され、テストモード時に、非選択状態
のビット線を接地し、選択状態のビット線を非接地状態
に設定し、通常のデータ読み出しモード時に、前記ビッ
ト線を非接地状態に設定するテスト回路とを具備してい
る。
憶装置は、メモリセルとこのメモリセルに接続されたビ
ット線とを備えるメモリセルアレーと、前記メモリセル
アレーに接続され、前記メモリセルに記憶されたデータ
を前記ビット線を介して読み出して出力する回路と、前
記ビット線に接続され、テストモード時に、非選択状態
のビット線を接地し、選択状態のビット線を非接地状態
に設定し、通常のデータ読み出しモード時に、前記ビッ
ト線を非接地状態に設定するテスト回路とを具備してい
る。
【００１３】
【作用】テスト回路は、テストモード時（最悪のデータ
読み出し時間を測定する場合）、ビット線の充放電が始
まるまで（即ち、ビット線が選択されるまで）、ビット
線を接地しておく。これにより、メモリに記憶されたデ
ータを読み出すために必要な最も長い時間が測定でき
る。
読み出し時間を測定する場合）、ビット線の充放電が始
まるまで（即ち、ビット線が選択されるまで）、ビット
線を接地しておく。これにより、メモリに記憶されたデ
ータを読み出すために必要な最も長い時間が測定でき
る。
【００１４】
【実施例】以下、図面を参照してこの発明の一実施例に
係るテスト回路を有する読み出し出力回路について説明
する。
係るテスト回路を有する読み出し出力回路について説明
する。
【００１５】図１に示す読み出し出力回路は、カラムデ
コーダ選択回路１、カラムデコーダ１ａ、本体ＲＯＭ
２、テスト回路３、ローデコーダ４、センスアンプ５、
負荷抵抗６ａ、６ｂ、Ｎチャネル型ＭＯＳＦＥＴ７から
構成される。
コーダ選択回路１、カラムデコーダ１ａ、本体ＲＯＭ
２、テスト回路３、ローデコーダ４、センスアンプ５、
負荷抵抗６ａ、６ｂ、Ｎチャネル型ＭＯＳＦＥＴ７から
構成される。
【００１６】カラムデコーダ選択回路１は、ゲート電極
にカラム選択信号Ｙ０乃至Ｙｉのいずれかが供給されて
いるカラム選択トランジスタａ０乃至ａｉ、ゲート電極
にカラム選択信号ｙ０乃至ｙｉのいずれかが供給されて
いるカラム選択トランジスタｂ０乃至ｂｉとカラムデコ
ーダ１ａから構成される。
にカラム選択信号Ｙ０乃至Ｙｉのいずれかが供給されて
いるカラム選択トランジスタａ０乃至ａｉ、ゲート電極
にカラム選択信号ｙ０乃至ｙｉのいずれかが供給されて
いるカラム選択トランジスタｂ０乃至ｂｉとカラムデコ
ーダ１ａから構成される。
【００１７】カラム選択トランジスタｂ０乃至ｂｉの各
電流路の一端はカラム選択トランジスタａ０の電流路の
他端に接続されている。カラム選択トランジスタｂ０乃
至ｂｉの各電流路の他端には対応する各ビット線ＢＬ０
乃至ＢＬｉが接続されている。カラム選択トランジスタ
ｂ０乃至ｂｉの各ゲート電極には対応するカラム選択信
号ｙ０乃至ｙｉのいずれかが供給されている。
電流路の一端はカラム選択トランジスタａ０の電流路の
他端に接続されている。カラム選択トランジスタｂ０乃
至ｂｉの各電流路の他端には対応する各ビット線ＢＬ０
乃至ＢＬｉが接続されている。カラム選択トランジスタ
ｂ０乃至ｂｉの各ゲート電極には対応するカラム選択信
号ｙ０乃至ｙｉのいずれかが供給されている。
【００１８】本体ＲＯＭ２は、ワード線Ｗ０乃至Ｗ２、
ビット線ＢＬ０乃至ＢＬｉ、メモリセルｍ０乃至ｍｎを
有する。尚、メモリセルｍ０乃至ｍｎはＥＰＲＯＭ（Ｅ
ｒａｓａｂｌｅ ＰＲＯＭ）である。
ビット線ＢＬ０乃至ＢＬｉ、メモリセルｍ０乃至ｍｎを
有する。尚、メモリセルｍ０乃至ｍｎはＥＰＲＯＭ（Ｅ
ｒａｓａｂｌｅ ＰＲＯＭ）である。
【００１９】ビット線ＢＬ０乃至ＢＬｉとワード線Ｗ０
乃至Ｗ２の交差位置に各メモリセルｍ０乃至ｍｎが配置
され、それらの電流路の一端は対応するビット線ＢＬ０
乃至ＢＬｉに接続され、各他端は接地され、制御電極は
対応するワード線Ｗ０乃至Ｗ２に接続されている。尚、
ワード線Ｗ０乃至Ｗ２は、ローデコーダ４に接続されて
いる。
乃至Ｗ２の交差位置に各メモリセルｍ０乃至ｍｎが配置
され、それらの電流路の一端は対応するビット線ＢＬ０
乃至ＢＬｉに接続され、各他端は接地され、制御電極は
対応するワード線Ｗ０乃至Ｗ２に接続されている。尚、
ワード線Ｗ０乃至Ｗ２は、ローデコーダ４に接続されて
いる。
【００２０】テスト回路３は、インバータ３１、３０ａ
乃至３０ｉ、ｎチャネル型ＭＯＳＦＥＴｎ０乃至ｎｉ、
ビット線リセットトランジスタａ０´乃至ａｉ´、ｂ０
´乃至ｂｉ´から構成されており、テストモード（デー
タの読み出し時間を測定するモード）時に読み出し時間
を測定するものである。制御信号ＴＭは、読み出し出力
回路の外部からｎチャネル型ＭＯＳＦＥＴｎ０乃至ｎｉ
の各ゲート電極に供給されており、この制御信号ＴＭの
レベルによってｎチャネル型ＭＯＳＦＥＴｎ０乃至ｎｉ
はオン／オフし、また、これによりテストモードと通常
のデータ読み出しモードの切り替えが行なわれる。
乃至３０ｉ、ｎチャネル型ＭＯＳＦＥＴｎ０乃至ｎｉ、
ビット線リセットトランジスタａ０´乃至ａｉ´、ｂ０
´乃至ｂｉ´から構成されており、テストモード（デー
タの読み出し時間を測定するモード）時に読み出し時間
を測定するものである。制御信号ＴＭは、読み出し出力
回路の外部からｎチャネル型ＭＯＳＦＥＴｎ０乃至ｎｉ
の各ゲート電極に供給されており、この制御信号ＴＭの
レベルによってｎチャネル型ＭＯＳＦＥＴｎ０乃至ｎｉ
はオン／オフし、また、これによりテストモードと通常
のデータ読み出しモードの切り替えが行なわれる。
【００２１】ｎチャネル型ＭＯＳＦＥＴｎ０の電流路の
一端はメモリセルｍ４の電流路の一端に接続されてお
り、他端はビット線リセットトランジスタａ０´の電流
路の一端に接続されており、そのゲート電極には制御信
号ＴＭが供給されている。また、同様に他のｎチャネル
型ＭＯＳＦＥＴｎ１乃至ｎｉの電流路の一端も対応する
各所定のメモリセルの電流路の一端に接続されており、
ｎチャネル型ＭＯＳＦＥＴｎ１乃至ｎｉの電流路の各他
端は対応するビット線リセットトランジスタａ１´乃至
ａｉ´の電流路の一端に接続されており、各制御電極に
は制御信号ＴＭが供給されている。
一端はメモリセルｍ４の電流路の一端に接続されてお
り、他端はビット線リセットトランジスタａ０´の電流
路の一端に接続されており、そのゲート電極には制御信
号ＴＭが供給されている。また、同様に他のｎチャネル
型ＭＯＳＦＥＴｎ１乃至ｎｉの電流路の一端も対応する
各所定のメモリセルの電流路の一端に接続されており、
ｎチャネル型ＭＯＳＦＥＴｎ１乃至ｎｉの電流路の各他
端は対応するビット線リセットトランジスタａ１´乃至
ａｉ´の電流路の一端に接続されており、各制御電極に
は制御信号ＴＭが供給されている。
【００２２】ビット線リセットトランジスタａ０´の電
流路の他端はビット線リセットトランジスタｂ０´の電
流路の一端が接続されており、ゲート電極はインバータ
３１の出力端が接続されている。同様に、ビット線リセ
ットトランジスタａ１´乃至ａｉ´の電流路の他端は対
応するビット線リセットトランジスタｂ１´乃至ｂｉ´
の電流路の一端に接続されており、各ゲート電極はイン
バータ３１の出力端に接続されている。尚、インバータ
３１の入力端にはカラムデコーダ１ａからのカラム選択
信号Ｙ０が供給されている。
流路の他端はビット線リセットトランジスタｂ０´の電
流路の一端が接続されており、ゲート電極はインバータ
３１の出力端が接続されている。同様に、ビット線リセ
ットトランジスタａ１´乃至ａｉ´の電流路の他端は対
応するビット線リセットトランジスタｂ１´乃至ｂｉ´
の電流路の一端に接続されており、各ゲート電極はイン
バータ３１の出力端に接続されている。尚、インバータ
３１の入力端にはカラムデコーダ１ａからのカラム選択
信号Ｙ０が供給されている。
【００２３】ビット線リセットトランジスタｂ０´の電
流路の他端は接地されており、ゲート電極はインバータ
３０ａの出力端に接続されている。同様に、ビット線リ
セットトランジスタｂ１´乃至ｂｉ´の電流路の各他端
は接地されており、ゲート電極は対応する各インバータ
３０ａ乃至３０ｎの出力端に接続されている。尚、イン
バータ３０ａ乃至３０ｉの入力端には対応するカラム選
択信号ｙ０乃至ｙｉが供給されている。
流路の他端は接地されており、ゲート電極はインバータ
３０ａの出力端に接続されている。同様に、ビット線リ
セットトランジスタｂ１´乃至ｂｉ´の電流路の各他端
は接地されており、ゲート電極は対応する各インバータ
３０ａ乃至３０ｎの出力端に接続されている。尚、イン
バータ３０ａ乃至３０ｉの入力端には対応するカラム選
択信号ｙ０乃至ｙｉが供給されている。
【００２４】ローデコーダ４は、ワード線Ｗ０乃至Ｗ２
を選択する。センスアンプ５の第１の入力端は、カラム
選択トランジスタａ０乃至ａｉの各電流路の一端と、抵
抗６ａも電流路の他端に接続されている。センスアンプ
５は、本体ＲＯＭ１２０からのセンス電圧Ｖｓｅｎｓｅ
と基準電圧Ｖｒｅｆの差を増幅し、出力Ｄｏｕｔとして
出力するものである。即ち、メモリセルｍ０乃至ｍｎか
ら読み出されたデータの判定を行う。
を選択する。センスアンプ５の第１の入力端は、カラム
選択トランジスタａ０乃至ａｉの各電流路の一端と、抵
抗６ａも電流路の他端に接続されている。センスアンプ
５は、本体ＲＯＭ１２０からのセンス電圧Ｖｓｅｎｓｅ
と基準電圧Ｖｒｅｆの差を増幅し、出力Ｄｏｕｔとして
出力するものである。即ち、メモリセルｍ０乃至ｍｎか
ら読み出されたデータの判定を行う。
【００２５】センスアンプ５は、センス電圧Ｖｓｅｎｓ
ｅと基準電圧Ｖｒｅｆを比較し、その比較結果を図２
（ｃ）に示すような出力信号Ｄｏｕｔとして出力するも
のである。
ｅと基準電圧Ｖｒｅｆを比較し、その比較結果を図２
（ｃ）に示すような出力信号Ｄｏｕｔとして出力するも
のである。
【００２６】負荷抵抗６ａの一端には電源電圧ＶＤＤが
供給されている。また、センスアンプ５の第２の入力端
には負荷抵抗６ｂの他端及びｎチャネル型ＭＯＳＦＥＴ
７の電流路の一端が接続されている。負荷抵抗６ｂの一
端には電源電圧ＶＤＤが供給されており、ｎチャネル型
ＭＯＳＦＥＴ７の電流路の他端は接地されている。ｎチ
ャネル型ＭＯＳＦＥＴ７のゲート電極には制御信号が供
給されている。
供給されている。また、センスアンプ５の第２の入力端
には負荷抵抗６ｂの他端及びｎチャネル型ＭＯＳＦＥＴ
７の電流路の一端が接続されている。負荷抵抗６ｂの一
端には電源電圧ＶＤＤが供給されており、ｎチャネル型
ＭＯＳＦＥＴ７の電流路の他端は接地されている。ｎチ
ャネル型ＭＯＳＦＥＴ７のゲート電極には制御信号が供
給されている。
【００２７】理解を容易にする為、図示していないが、
カラム選択トランジスタａ０乃至ａｉの電流路の各他端
にはカラム選択トランジスタａ０と同様に、図示せぬ別
のカラム選択トランジスタｂ０乃至ｂｉの各電流路の一
端が接続されている。また、同様に図示せぬ別のカラム
選択トランジスタｂ０乃至ｂｉの各電流路の他端にはメ
モリセルｍ０乃至ｍｎのいずれかが接続されており、各
ビット線を介して図示せぬ別のテスト回路が接続されて
いる。即ち、図１に示す読み出し出力回路には各カラム
選択トランジスタａ０乃至ａｉにテスト回路３と同様の
テスト回路が接続されている。次に、図１及び図２を参
照して、読み出し出力回路の動作について説明する。 （最悪のデータ読み出し時間測定時）ビット線ＢＬ０を
選択し、ビット線ＢＬ１乃至ＢＬｉを非選択とした場合
を例に、図１の回路の動作を説明する。
カラム選択トランジスタａ０乃至ａｉの電流路の各他端
にはカラム選択トランジスタａ０と同様に、図示せぬ別
のカラム選択トランジスタｂ０乃至ｂｉの各電流路の一
端が接続されている。また、同様に図示せぬ別のカラム
選択トランジスタｂ０乃至ｂｉの各電流路の他端にはメ
モリセルｍ０乃至ｍｎのいずれかが接続されており、各
ビット線を介して図示せぬ別のテスト回路が接続されて
いる。即ち、図１に示す読み出し出力回路には各カラム
選択トランジスタａ０乃至ａｉにテスト回路３と同様の
テスト回路が接続されている。次に、図１及び図２を参
照して、読み出し出力回路の動作について説明する。 （最悪のデータ読み出し時間測定時）ビット線ＢＬ０を
選択し、ビット線ＢＬ１乃至ＢＬｉを非選択とした場合
を例に、図１の回路の動作を説明する。
【００２８】この状態では、ｎチャネル型ＭＯＳＦＥＴ
ｎ０乃至ｎｉの各ゲート電極にハイレベルの制御信号Ｔ
Ｍを供給し、各ｎチャネル型ＭＯＳＦＥＴｎ０乃至ｎｉ
をオンする。
ｎ０乃至ｎｉの各ゲート電極にハイレベルの制御信号Ｔ
Ｍを供給し、各ｎチャネル型ＭＯＳＦＥＴｎ０乃至ｎｉ
をオンする。
【００２９】さらに、カラムデコーダ１ａからカラム選
択トランジスタａ０及びｂ０のゲート電極にハイレベル
のカラム選択信号Ｙ０及びｙ０を供給し、カラム選択ト
ランジスタａ０及びｂ０がオンする。
択トランジスタａ０及びｂ０のゲート電極にハイレベル
のカラム選択信号Ｙ０及びｙ０を供給し、カラム選択ト
ランジスタａ０及びｂ０がオンする。
【００３０】インバータ３１はカラム選択信号Ｙ０を反
転し、反転信号をビット線リセットトランジスタａ０´
のゲート電極に供給し、ビット線リセットトランジスタ
ａ０´をオフする。インバータ３０ａはカラム選択信号
ｙ０を反転し、ビット線リセットトランジスタｂ０´の
ゲート電極に供給し、ビット線リセットトランジスタｂ
０´をオフする。
転し、反転信号をビット線リセットトランジスタａ０´
のゲート電極に供給し、ビット線リセットトランジスタ
ａ０´をオフする。インバータ３０ａはカラム選択信号
ｙ０を反転し、ビット線リセットトランジスタｂ０´の
ゲート電極に供給し、ビット線リセットトランジスタｂ
０´をオフする。
【００３１】一方、ビット線ＢＬ１乃至ＢＬｉは選択さ
れないので、ビット線ＢＬ１乃至ＢＬｉに接続されてい
るカラム選択トランジスタｂ１乃至ｂｉと、カラム選択
トランジスタａ１乃至ａｉはオフする。
れないので、ビット線ＢＬ１乃至ＢＬｉに接続されてい
るカラム選択トランジスタｂ１乃至ｂｉと、カラム選択
トランジスタａ１乃至ａｉはオフする。
【００３２】また、ビット線リセットトランジスタａ１
´乃至ａｉ´のゲート電極にはインバータ３１によって
反転された制御信号が供給されており、ビット線リセッ
トトランジスタｂ１´乃至ｂｉ´の各ゲート電極には各
インバータ３０ｂ乃至３０ｎによって反転された制御信
号が供給される。この為、ビット線リセットトランジス
タａ１´乃至ａｉ´とビット線リセットトランジスタｂ
１´乃至ｂｉ´はオンし、非選択のビット線ＢＬ１乃至
ＢＬｉは接地レベルにリセットされる。
´乃至ａｉ´のゲート電極にはインバータ３１によって
反転された制御信号が供給されており、ビット線リセッ
トトランジスタｂ１´乃至ｂｉ´の各ゲート電極には各
インバータ３０ｂ乃至３０ｎによって反転された制御信
号が供給される。この為、ビット線リセットトランジス
タａ１´乃至ａｉ´とビット線リセットトランジスタｂ
１´乃至ｂｉ´はオンし、非選択のビット線ＢＬ１乃至
ＢＬｉは接地レベルにリセットされる。
【００３３】上記のように設定する場合の各部の電位の
変化の状態を図２のタイミングチャートを参照して具体
的に説明する。図２（ａ）に示すようにアドレス入力信
号ＡINの変化を示し、図２（ｂ）はビット線ＢＬ１の電
位ＶBIT ´の変化を示し、図２（ｃ）はセンスアンプの
出力データＤｏｕｔの変化を示す。
変化の状態を図２のタイミングチャートを参照して具体
的に説明する。図２（ａ）に示すようにアドレス入力信
号ＡINの変化を示し、図２（ｂ）はビット線ＢＬ１の電
位ＶBIT ´の変化を示し、図２（ｃ）はセンスアンプの
出力データＤｏｕｔの変化を示す。
【００３４】まず、ビット線ＢＬ１を選択するため、ア
ドレス入力信号ＡINを切り換える以前は、制御信号Ｔ
Ｍ、カラム選択信号Ｙ０、ｙ０によって、トランジスタ
ｎ０、ａ０´、ｂ０´がオンし、図２（ｂ）に示される
ようにビット線ＢＬ１の電位ＶBIT ´は接地電位に保持
されている。
ドレス入力信号ＡINを切り換える以前は、制御信号Ｔ
Ｍ、カラム選択信号Ｙ０、ｙ０によって、トランジスタ
ｎ０、ａ０´、ｂ０´がオンし、図２（ｂ）に示される
ようにビット線ＢＬ１の電位ＶBIT ´は接地電位に保持
されている。
【００３５】つぎに、ビット線ＢＬ１を選択するため、
図２（ａ）に示すようにアドレス入力信号ＡINを切り替
えると、カラムデコーダ１ａからのカラム選択信号Ｙ０
によって、カラム選択トランジスタａ０がオンし、カラ
ム選択トランジスタｂ０がオンし、ビット線ＢＬ１が選
択される。さらに、インバータ３０ａ、３１により、ト
ランジスタトランジスタａ０´，ｂ０´がオフし、ビッ
ト線ＢＬ１は非接地状態となる。
図２（ａ）に示すようにアドレス入力信号ＡINを切り替
えると、カラムデコーダ１ａからのカラム選択信号Ｙ０
によって、カラム選択トランジスタａ０がオンし、カラ
ム選択トランジスタｂ０がオンし、ビット線ＢＬ１が選
択される。さらに、インバータ３０ａ、３１により、ト
ランジスタトランジスタａ０´，ｂ０´がオフし、ビッ
ト線ＢＬ１は非接地状態となる。
【００３６】選択されたメモリセルが消去状態（データ
は“１”）の場合メモリセルはオンし、選択されたメモ
リセルが書き込まれた状態（データは“０”）の場合メ
モリセルはオフする。したがって、選択されたメモリセ
ルから読み出されるデータ“１”、また“０”に応じて
図２（ｂ）に示すように、ビット線の電位ＶBIT ´が高
レベル又は低レベルに変化する。センスアンプ５はセン
ス電圧Ｖｓｅｎｓｅと基準電圧Ｖｒｅｆとの比較を行
い、その差分を増幅して図２（ｃ）に示す出力データＤ
ｏｕｔとして出力する。
は“１”）の場合メモリセルはオンし、選択されたメモ
リセルが書き込まれた状態（データは“０”）の場合メ
モリセルはオフする。したがって、選択されたメモリセ
ルから読み出されるデータ“１”、また“０”に応じて
図２（ｂ）に示すように、ビット線の電位ＶBIT ´が高
レベル又は低レベルに変化する。センスアンプ５はセン
ス電圧Ｖｓｅｎｓｅと基準電圧Ｖｒｅｆとの比較を行
い、その差分を増幅して図２（ｃ）に示す出力データＤ
ｏｕｔとして出力する。
【００３７】上記のように、ビット線は非選択時、常に
接地レベルに設定される。よって、非選択であったビッ
ト線が選択されると、このビット線の電位ＶBIT ´は図
２（ｂ）に示すように接地レベルからハイレベルに立ち
上がる。即ち、選択されたビット線の電位は必ず接地レ
ベルから上昇する。よって、データの読み出しにかかる
時間は、図２（ｂ）に破線で示す通常のデータ読み出し
の場合のビット線の電位ＶBIT ´の立ち上がりに比べｔ
時間余計に時間がかかる。即ち、最悪のデータ読み出し
時間が測定できる。上述の例では、ビット線ＢＬ０を選
択し、ビット線ＢＬ１乃至ＢＬｉを非選択とした場合を
例に説明したが、他のビット線を選択した場合も同様で
ある。 （通常のデータ読み出し時）
接地レベルに設定される。よって、非選択であったビッ
ト線が選択されると、このビット線の電位ＶBIT ´は図
２（ｂ）に示すように接地レベルからハイレベルに立ち
上がる。即ち、選択されたビット線の電位は必ず接地レ
ベルから上昇する。よって、データの読み出しにかかる
時間は、図２（ｂ）に破線で示す通常のデータ読み出し
の場合のビット線の電位ＶBIT ´の立ち上がりに比べｔ
時間余計に時間がかかる。即ち、最悪のデータ読み出し
時間が測定できる。上述の例では、ビット線ＢＬ０を選
択し、ビット線ＢＬ１乃至ＢＬｉを非選択とした場合を
例に説明したが、他のビット線を選択した場合も同様で
ある。 （通常のデータ読み出し時）
【００３８】尚、データの読み出し時間を測定しない場
合には、ロウレベルの制御信号ＴＭをｎチャネル型ＭＯ
ＳＦＥＴｎ０〜ｎｉの各ゲート電極に供給し、ｎチャネ
ル型ＭＯＳＦＥＴｎ０〜ｎｉをオフする。
合には、ロウレベルの制御信号ＴＭをｎチャネル型ＭＯ
ＳＦＥＴｎ０〜ｎｉの各ゲート電極に供給し、ｎチャネ
ル型ＭＯＳＦＥＴｎ０〜ｎｉをオフする。
【００３９】その後、従来と同様にメモリからデータが
読み出す。通常のデータ読み出しモードにおいて、メモ
リセルを選択する場合、選択されていないビット線の電
位ＶBIT ´が接地レベルに固定されていないので、最悪
のデータ読み出し時間よりも短い所定の時間でデータの
読み出しが行われる。
読み出す。通常のデータ読み出しモードにおいて、メモ
リセルを選択する場合、選択されていないビット線の電
位ＶBIT ´が接地レベルに固定されていないので、最悪
のデータ読み出し時間よりも短い所定の時間でデータの
読み出しが行われる。
【００４０】上記実施例によれば、データ読み出し時間
を測定する際、選択前のビット線、即ち非選択状態のビ
ット線が常に接地レベルにリセットされているので、最
悪のデータ読み出し時間を測定できる。
を測定する際、選択前のビット線、即ち非選択状態のビ
ット線が常に接地レベルにリセットされているので、最
悪のデータ読み出し時間を測定できる。
【００４１】尚、上記実施例では最悪のデータ読み出し
時間の測定時、非選択のビット線を接地レベルにリセッ
トしたが、接地レベルに限定されない。他の任意の値を
使用しても構わない。
時間の測定時、非選択のビット線を接地レベルにリセッ
トしたが、接地レベルに限定されない。他の任意の値を
使用しても構わない。
【００４２】
【発明の効果】以上説明したようにこの発明によれば、
データの読み出しに最も長く時間がかかる場合のデータ
の読み出し時間の測定が可能になる。
データの読み出しに最も長く時間がかかる場合のデータ
の読み出し時間の測定が可能になる。
【図１】この発明の一実施例に係る半導体記憶装置の読
み出し出力回路の構成を示す回路図。
み出し出力回路の構成を示す回路図。
【図２】図１に示す読み出し出力回路の動作を示すタイ
ミングチャート。
ミングチャート。
【図３】従来の読み出し出力回路の構成を示す回路図。
【図４】従来の読み出し出力回路の動作を示すタイミン
グチャート。
グチャート。
１…カラムデコーダ選択回路、１ａ…カラムデコーダ、
２…本体ＲＯＭ、３…テスト回路、４…ローデコーダ、
５…センスアンプ、６ａ、６ｂ…負荷抵抗、７…ｎチャ
ネル型ＭＯＳＦＥＴ、３１、３０ａ〜３０ｎ…インバー
タ、ａ０〜ａｉ、ｂ０〜ｂｉ…カラム選択トランジス
タ、ｎ０〜ｎｉ…ｎチャネル型ＭＯＳＦＥＴ、ａ０´〜
ａｉ´、ｂ０´〜ｂｉ´…ビット線リセットトランジス
タ、ｍ０〜ｍｎ…メモリセル、Ｙ０〜Ｙｉ、ｙ０〜ｙｉ
…カラム選択信号、ＴＭ…制御信号、ＢＬ０〜ＢＬｉ…
ビット線、Ｗ０〜Ｗ２…ワード線、Ｖｒｅｆ…基準電
圧、Ｖｓｅｎｓｅ…センス電圧。
２…本体ＲＯＭ、３…テスト回路、４…ローデコーダ、
５…センスアンプ、６ａ、６ｂ…負荷抵抗、７…ｎチャ
ネル型ＭＯＳＦＥＴ、３１、３０ａ〜３０ｎ…インバー
タ、ａ０〜ａｉ、ｂ０〜ｂｉ…カラム選択トランジス
タ、ｎ０〜ｎｉ…ｎチャネル型ＭＯＳＦＥＴ、ａ０´〜
ａｉ´、ｂ０´〜ｂｉ´…ビット線リセットトランジス
タ、ｍ０〜ｍｎ…メモリセル、Ｙ０〜Ｙｉ、ｙ０〜ｙｉ
…カラム選択信号、ＴＭ…制御信号、ＢＬ０〜ＢＬｉ…
ビット線、Ｗ０〜Ｗ２…ワード線、Ｖｒｅｆ…基準電
圧、Ｖｓｅｎｓｅ…センス電圧。
Claims (2)
- 【請求項１】 メモリセルとこのメモリセルに接続され
たビット線とを備えたメモリセルアレーと、 前記メモリセルアレーに接続され、前記メモリセルに記
憶されたデータを前記ビット線を介して読み出して出力
する回路と、 前記ビット線に接続され、テストモード時に、非選択状
態のビット線を接地し、選択状態のビット線を非接地状
態に設定し、通常のデータ読み出しモード時に、前記ビ
ット線を非接地状態に設定するテスト回路とを具備する
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記テスト回路は、ビット線毎にカスケ
ードに接続された複数のトランジスタを備え、前記複数
のトランジスタの内１つのゲートにテストモードをコン
トロールする信号を供給し、他のゲートにビット線選択
信号の反転信号を供給し、 カスケードに接続された複数のトランジスタの一端は対
応するビット線に接続され、他端は接地されていること
を特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5978193A JPH06275099A (ja) | 1993-03-19 | 1993-03-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5978193A JPH06275099A (ja) | 1993-03-19 | 1993-03-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06275099A true JPH06275099A (ja) | 1994-09-30 |
Family
ID=13123186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5978193A Withdrawn JPH06275099A (ja) | 1993-03-19 | 1993-03-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06275099A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390939B1 (ko) * | 2000-12-18 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 패턴 |
| JP2008034079A (ja) * | 2006-07-05 | 2008-02-14 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、並びにその読み出し方法及び読み出し回路 |
-
1993
- 1993-03-19 JP JP5978193A patent/JPH06275099A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390939B1 (ko) * | 2000-12-18 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 패턴 |
| JP2008034079A (ja) * | 2006-07-05 | 2008-02-14 | Matsushita Electric Ind Co Ltd | 半導体記憶装置、並びにその読み出し方法及び読み出し回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |