JP2008034079A

JP2008034079A - 半導体記憶装置、並びにその読み出し方法及び読み出し回路

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Publication number: JP2008034079A
Application number: JP2007084993A
Authority: JP
Inventors: Toshiki Mori; 俊樹森
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-07-05
Filing date: 2007-03-28
Publication date: 2008-02-14

Abstract

【課題】読み出しサイクルでの読み出しビット線の残留電荷をディスチャージする半導体記憶装置において、前読み出しサイクルでの選択ビット線と次読み出しサイクルでの選択ビット線とが隣り合っても、次読み出しサイクルでの読み出し判定動作中に選択ビット線の電位が、前読み出しサイクルでの選択ビット線の残留電荷のディスチャージによって変動しないようにする。
【解決手段】読み出し動作時以外はビット線をリセット状態とする。読み出しのためにビット線が選択されて読み出し回路に接続される期間では、選択ビット線のリセット状態を解除し、選択されたビット線を介して選択メモリセルの記憶情報を読み出す。メモリセルの読み出しが完了した後は、選択ビット線を読み出し手段から切り離して、ビット線をリセット状態とする。従って、次サイクルの読み出し動作の前に前読み出しビット線の残留電荷ディスチャージ動作が完了する。
【選択図】図２

Description

本発明は、半導体記憶装置に関するものであり、特に、多数のメモリセルが同一ビット線に接続されて、ビット線の容量が大きな半導体記憶装置の読み出しに適用すると有効な技術に関するものである。

一般に、マスクＲＯＭやＰＲＯＭ、ＥＰＲＯＭ等の不揮発性メモリは、各々のメモリセルを、読み出し電圧を印加した場合に、ソース−ドレイン間に電流が流れるか否かのどちらかの状態に設定することにより、情報を記憶している。

図７にマスクＲＯＭの構成例を示している。メモリ７００はメモリセル１０２がマトリクス状に配置されたメモリセルアレイを備えており、メモリセルアレイ１０２の具体回路例を図８に示している。図８において、メモリセルＭＣはマトリクス状に配置され、同一行のメモリセルＭＣのゲートは同一ワード線ＷＬ０〜ＷＬｎに共通接続され、ビット線ＢＬ０〜ｍにはメモリセルの記憶データに応じて、同一列のメモリセルＭＣのドレインのうちの特定のセルが共通接続されている。ここで、ドレインがビット線に接続されたメモリセルＭＣはデータ“１”を記憶するメモリセルであり、ドレインがビット線に接続されていないメモリセルＭＣはデータ“０”を記憶するものである。各メモリセルＭＣのソースは共通に接続されて接地されている。このようなメモリセルＭＣの接続とすることにより、選択するメモリセルの記憶データを読み出すために、選択されたワード線ＷＬ及びビット線ＢＬに読み出し電圧を印加すると、ドレインがビット線に接続されたメモリセルＭＣの場合には、メモリセル電流がビット線ＢＬからメモリセルＭＣを介して接地電位に流れる。ドレインが開放とされたメモリセルＭＣの場合には、ビット線ＢＬから接地電位への電流パスは生じない。選択されたビット線に流れる電流を判定することにより、選択メモリセルの記憶データを読み出すことができる。

図７において、１０８はローデコーダであり、外部より入力されるローアドレスに応答して、メモリセルアレイ１０２内のワード線ＷＬの一本を選択し、メモリセルＭＣ１０２−１〜１０２−８のゲート電極に読み出し電圧を与える。１１０はカラムデコーダであり、外部より入力されるカラムアドレスに応答して、カラム選択ゲート１０４を駆動するビット線選択信号Ｙｓｅｌ＿０〜Ｙｓｅｌ＿ｋを出力する。カラム選択ゲート１０４内の選択トランジスタ１０４−１〜１０４−８は、カラムデコーダ１１０からのビット線選択信号Ｙｓｅｌ＿０〜Ｙｓｅｌ＿ｋにより駆動され、メモリセルＭＣ１０２−１〜１０２−８のドレインに接続されたビット線を選択的に読み出し判定回路１１４−１及び１１４−２に接続する。

選択されたメモリセルＭＣの記憶データ読み出し動作を図９を用いて行う。図９において、ＡＤＤは入力アドレス信号であり、時刻ｔ１でのアドレスＡ０が入力されることによるアドレス変化を受けて、ローデコーダ１０８は特定ワード線を選択し、カラムデコーダ１１０は特定ビット線を選択するための特定ビット線選択信号Ｙｓｅｌが“Ｈ”となる信号を出力すると共に、メモリ内部のコントローラ（図示せず）はプリチャージ信号ＰＲを発生する。このプリチャージ信号ＰＲを受けて、プリチャージトランジスタ１１２−１〜１１２−３は読み出し判定回路１１４−１及び１１４−２の一方の入力に接続された読み出しノードＮＲＥＤ−１及びＮＲＥＤ−２と、読み出し判定回路１１４−１及び１１４−２のリファレンス側入力ノードＮＲＥＦを、同図のＮＲＥＤ／ＮＲＥＦとして示すように、所定の電位までプリチャージする。この読み出しノードＮＲＥＤ−１及びＮＲＥＤ−２は、ビット線選択信号Ｙｓｅｌ信号を受けてカラム選択ゲート１０４により選択されたビット線ＢＬを含めて、図示する電位にプリチャージされる。時刻ｔ２でプリチャージ動作が終了すると、読み出しノードＮＲＥＤ−１及びＮＲＥＤ−２の電位は、選択されたメモリセルのセル電流に応じてディスチャージされる。ここで、メモリセル１０２は、そのドレイン端子のビット線への接続状態に応じて電流が流れる場合と流れない場合の２通りが存在する。ドレインがビット線ＢＬに接続されたメモリセルＭＣが選択される場合には、時刻ｔ２以降はプリチャージ動作により充電された電荷がメモリセル電流により放電され、時間経過に従って符号２０４に示す電位となる。ドレインが開放状態にされたメモリセルＭＣが選択される場合には、時刻ｔ２以降はプリチャージ動作により充電された電荷がそのまま保持され、符号２０２に示す電位となる。リファレンスノードＮＲＥＦの電位は、メモリセル電流の１／２に設定されたリファレンス電流により放電されるよう構成されており、同図に符号２０６に示すように、読み出しノード電位２０２、２０４の中間に位置する電位２０６となる。Ｓｏｕｔは読み出し判定回路１１４−１又は１１４−２の出力波形であり、読み出しノード電位２０２又は２０４とリファレンス電位２０６との電位差が読み出し判定回路１１４−１、１１４−２での安定読み出し動作に必要な値となった時点で、読み出しデータＳｏｕｔ（Ｓ０）が確定される。読み出し判定回路１１４−１及び１１４−２からの読み出しデータＳｏｕｔ（Ｓ０）が確定するタイミングｔ３でラッチ回路１１８−１及び１１８−２のクロック端子Ｃｐに入力されるＤＬ信号を立下げることにより、読み出し判定回路１１４−１及び１１４−２からの読み出しデータをラッチ回路１１８−１及び１１８−２に取り込み、ラッチ回路１１８−１及び１１８−２から出力Ｄｏｕｔ（Ｄ０）を出力する。

ラッチ回路１１８−１及び１１８−２への読み出し判定回路１１４−１及び１１４−２の出力の取り込みが完了すると、ビット線選択信号Ｙｓｅｌ信号が“Ｌ”とされて、ビット線の選択が解除され、読み出し判定回路１１４−１及び１１４−２は非活性状態とされると共に、ＤＩＳ信号が“Ｈ”となることにより、ビット線リセット回路７０２のトランジスタ７０２−１〜７０２−８により、選択状態であったビット線に残留している電荷を放電し、放電が完了するタイミングでＤＩＳ信号を“Ｌ”とし、ディスチャージ動作を終了して、１回の読み出し動作サイクルを完了する。

時刻ｔ４において、次の読み出しのためのアドレスが入力され、これまで説明してきた読み出し動作サイクルが繰り返される。

このように、選択ビット線を含む読み出しノードとリファレンスノードに接続される各容量とをプリチャージし、メモリセル電流とリファレンス電流でディスチャージして読み出しを行う読み出し方法においては、メモリセルの記憶データを読み出した後に、選択ビット線とリファレンスノードの残留電荷をディスチャージする必要がある。選択されたワード線に接続されたメモリセルが全て“０”データであり、順次ビット線を選択して読み出しを行った場合に、読み出し動作後のビット線ディスチャージを行わなければ、全ビット線にプリチャージされた電荷が残った状態が生じてしまう。この状態でアドレスが切り替わり、全てのメモリセルが“１”状態のメモリセルＭＣが接続されたワード線を選択した場合には、メモリセルＭＣを介してビット線残留電荷の放電が一斉に行なわれることになり、ノイズによる誤動作が生じてしまう。このため、読み出し動作のビット線ディスチャージを読み出しサイクル毎に行っている。

従って、前述の読み出し方法での読み出しサイクルは、ローデコーダ１０８及びカラムデコーダ１１０等のメモリセル選択のための動作時間と、読み出し判定回路１１４での判定時間に加え、プリチャージ時間とディスチャージ時間のトータル時間となっている。

プリチャージ時間とディスチャージ時間を短縮して読み出しサイクルの高速化を実現する技術が、特許文献１に開示されており、この開示技術を基にした回路構成例を図１０に示している。図７と同一回路動作の回路構成要素には図７と同一の番号を付している。メモリ構成１０００において、図７と異なる構成は、各ビット線ＢＬに接続されたビット線リセット回路１１０２内のビット線リセットトランジスタが共通の制御信号ＤＩＳではなく、複数の制御信号Ｒｅｓ０〜Ｒｅｓ３により制御される点にあり、任意の読み出しサイクルにより読み出しが行なわれたビット線の残留電荷は、次の読み出しサイクルにおける読み出し動作と並行してディスチャージが行なわれるよう制御されている。

図１１を用いて動作を説明すると、時刻ｔ１でのアドレスＡ０が入力されることによるアドレス変化を受けて、ローデコーダ１０８は特定ワード線を選択し、アドレスＡ０に対応するビット線選択信号Ｙｓｅｌ＿０が“Ｈ”となる信号がカラムデコーダ１１０より出力される。このビット線選択信号Ｙｓｅｌ＿０により選択されるビット線に接続された選択メモリセルに対して、図７及び図８での動作と同様の読み出し動作により読み出し判定回路１１４に読み出されたデータＳｏｕｔ（Ｓ０）がラッチ回路１１８に取り込まれて、データＤｏｕｔ（Ｄ０）が出力される。ラッチ回路１１８への読み出し判定回路１１４出力の取り込みが完了すると、ビット線選択信号Ｙｓｅｌ＿０信号が“Ｌ”とされて、ビット線選択が解除され、読み出し判定回路１１４は非活性状態とされて読み出し動作を終了する。

前サイクルでの読み出し動作が終了すると、時刻ｔ４でアドレス入力信号をＡ１に切りかえて次サイクルの読み出し動作に入り、アドレスＡ１を受けて、アドレスＡ１に対応するビット線選択信号Ｙｓｅｌ＿１が“Ｈ”となる信号がカラムデコーダ１１０より出力される。このビット線選択信号Ｙｓｅｌ＿１により選択されるビット線に接続されたメモリセルの読み出し動作と並行して、リセット信号Ｒｅｓ０を“Ｈ”にすることにより、前読み出しサイクルでの読み出しが行なわれたビット線の残留電荷をディスチャージする。

このように、特許文献１に開示されている技術は、読み出し動作終了後のビット線の残留電荷ディスチャージを、次サイクルの読み出し動作と並行して行うことにより、高速読み出しサイクルを可能とするものである。
特開２００２−２１６４８８号公報

しかしながら、読み出しサイクルの読み出しビット線の残留電荷のディスチャージを、次サイクルでの読み出し動作と並行して行うよう制御する場合においては、アドレスが変化して次サイクルの読み出し動作が開始してからの残留電荷ディスチャージ動作となるため、図１１に示す時刻ｔ４−ｔ５間のように、次サイクルの読み出し動作と前読み出しビット線の残留電荷ディスチャージ動作とが同時に行なわれ、前読み出しサイクルでの選択ビット線と次読み出しサイクルでの選択ビット線とが隣り合う場合には、読み出し判定動作中に隣り合うビット線の電位が変動することになり、カップリング容量を介してのノイズにより読み出し判定動作に影響を及ぼすことになり、安定な読み出し動作を阻害することになる。

前記課題を解決するため、本発明では、読み出し判定回路に選択的に接続されるビット線のリセット状態を、読み出し判定回路に選択的に接続される期間のみ解除して読み出し動作を行うようにする。

具体的に、請求項１記載の発明の半導体記憶装置の読み出し方法は、複数のワード線及び複数のビット線を備え、前記複数のワード線と前記複数のビット線との交点に各々メモリセルが配置された半導体記憶装置の読み出し方法において、読み出し動作時以外は前記ビット線をリセット状態とし、読み出しのためにビット線が選択されて読み出し手段に接続される期間のみ前記選択ビット線のリセット状態を解除するステップと、前記選択されたビット線を介して選択メモリセルの記憶情報を読み出すステップと、前記選択メモリセルの読み出しが完了した後に、前記選択ビット線を読み出し手段から切り離してリセットするステップとを備えたことを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体記憶装置の読み出し方法において、ビット線リセット状態は、ビット線が基準電位に設定される状態であることを特徴とする。

請求項３記載の発明は、前記請求項１記載の半導体記憶装置の読み出し方法において、ビット線リセット解除は、ビット線を基準電位から開放することにより行うことを特徴とする。

請求項４記載の発明の半導体記憶装置の読み出し方法は、複数のワード線及び複数のビット線を備え、前記複数のワード線と前記複数のビット線との交点に各々メモリセルが配置された半導体記憶装置の読み出し方法において、読み出し動作時以外は前記ビット線をリセット状態とし、入力アドレスに応じて前記ビット線を選択的に読み出し手段へ接続するステップと、前記入力アドレスに応じて前記読み出し手段へ選択的に接続するビット線のリセット状態を解除するステップと、前記選択されたビット線を介して選択メモリセルの記憶情報を読み出すステップと、前記選択メモリセルの読み出しが完了した後に、前記選択ビット線を読み出し手段から切り離してリセットするステップとを備えたことを特徴とする。

請求項５記載の発明は、前記請求項４記載の半導体記憶装置の読み出し方法において、ビット線を選択的に読み出し手段へ接続するステップと、前記読み出し手段へ選択的に接続するビット線のリセット状態を解除するステップとは、ほぼ同時に実行されることを特徴とする。

請求項６記載の発明は、前記請求項４記載の半導体記憶装置の読み出し方法において、ビット線リセット状態は、ビット線が基準電位に設定される状態であることを特徴とする。

請求項７記載の発明は、前記請求項４記載の半導体記憶装置の読み出し方法において、ビット線リセット解除は、ビット線を基準電位から開放することにより行なわれることを特徴とする。

請求項８記載の発明の半導体記憶装置の読み出し回路は、複数のワード線及び複数のビット線を備え、前記複数のワード線と前記複数のビット線との交点に各々メモリセルが配置された半導体記憶装置の読み出し回路において、読み出し動作時以外は前記ビット線をリセットするビット線リセット手段と、入力アドレスに応じてビット線選択信号を発生する選択信号発生手段と、前記ビット線選択信号に応じて前記ビット線を選択的に読み出し手段へ接続する接続手段と、前記ビット線選択信号に応じて選択的に読み出し手段へ接続されるビット線のリセット状態を解除するビット線リセット解除手段と、前記選択されたビット線を介して選択メモリセルの記憶情報を読み出す読み出し判定手段とを備えたことを特徴とする。

請求項９記載の発明は、前記請求項８記載の半導体記憶装置の読み出し回路において、前記ビット線リセット手段は、ビット線を基準電位に設定することを特徴とする。

請求項１０記載の発明は、前記請求項８記載の半導体記憶装置の読み出し回路において、前記ビット線リセット解除手段は、前記ビット線選択信号を用いて、前記ビット線リセット手段によるビット線のリセット状態を解除することを特徴とする。

請求項１１記載の発明の半導体記憶装置は、複数のワード線及び複数のビット線を備え、前記複数のワード線と前記複数のビット線との交点に各々メモリセルが配置された半導体記憶装置において、入力アドレスに応じて前記複数のワード線内の特定ワード線を選択するローデコーダと、他の入力アドレスに応じて前記複数のビット線内の特定ビット線を選択するためのビット線選択信号を出力するカラムデコーダと、選択されたメモリセルの記憶情報を読み出すための読み出し手段と、前記カラムデコーダからの前記ビット線選択信号に応じて、前記複数のビット線内の特定ビット線を選択的に前記読み出し手段に接続するカラム選択手段と、前記カラムデコーダからの前記ビット線選択信号に応じて前記ビット線と基準電位との導通状態が制御されるスイッチ手段とを備えたことを特徴とする。

請求項１２記載の発明は、前記請求項１１記載の半導体記憶装置において、読み出し開始時に読み出しノードを充電する充電手段を更に備えたことを特徴とする。

請求項１３記載の発明は、前記請求項１２記載の半導体記憶装置において、前記カラム選択手段はＮチャネルトランジスタから成り、前記スイッチ手段は、ゲート電極が前記Ｎチャネルトランジスタのゲート電極に加えられる信号と等しい信号が加えられるＰチャネルトランジスタより成ることを特徴とする。

請求項１４記載の発明は、前記請求項１３記載の半導体記憶装置において、前記スイッチ手段を構成するＰチャネルトランジスタの電流駆動能力は、前記充電手段の電流駆動能力に比べて極めて小さな値であること特徴とする。

請求項１５記載の発明は、前記請求項１３記載の半導体記憶装置において、前記スイッチ手段を構成するＰチャネルトランジスタのサイズは、前記充電手段を構成するトランジスタのサイズに比べて小さいことを特徴とする。

請求項１６記載の発明は、前記請求項１２記載の半導体記憶装置において、前記カラム選択回路は第１のＮチャネルトランジスタから成り、前記スイッチ回路は、ゲート電極が前記第１のＮチャネルトランジスタのゲート電極に加えられる信号と反対極性の信号が加えられる第２のＮチャネルトランジスタより成ることを特徴とする。

請求項１７記載の発明は、前記請求項１６記載の半導体記憶装置において、前記スイッチ回路を構成する第２のＮチャネルトランジスタの電流駆動能力は、前記充電回路の電流駆動能力に比べて極めて小さな値であること特徴とする。

請求項１８記載の発明は、前記請求項１６記載の半導体記憶装置において、前記スイッチ手段を構成する第２のＮチャネルトランジスタのサイズは、前記充電手段を構成するトランジスタのサイズに比べて小さいことを特徴とする。

請求項１９記載の発明の半導体記憶装置は、複数のワード線及び複数のビット線を備え、前記複数のワード線と前記複数のビット線との交点に各々メモリセルが配置された半導体記憶装置において、入力アドレスに応じて前記複数のワード線内の特定ワード線を選択するローデコーダと、他の入力アドレスに応じて、前記複数のビット線内の特定ビット線を選択するためのビット線選択信号を出力するカラムデコーダと、選択されたメモリセルの記憶情報を読み出すための読み出し回路と、前記カラムデコーダからの前記ビット線選択信号に応じて、前記複数のビット線内の特定ビット線を選択する第１のカラム選択回路と、前記カラムデコーダからの前記ビット線選択信号に応じて、前記第１のカラム選択回路の出力を選択的に前記読み出し回路へ接続する第２のカラム選択回路と、前記カラムデコーダからの前記ビット線選択信号に応じて前記ビット線と基準電位との導通状態が制御される第１及び第２のスイッチ回路とを備えたことを特徴とする。

請求項２０記載の発明は、前記請求項１９記載の半導体記憶装置において、読み出し開始時に読み出しノードを充電する充電回路を更に備えたことを特徴とする。

請求項２１記載の発明は、前記請求項１９記載の半導体記憶装置において、前記第１のカラム選択回路は第１のＮチャネルトランジスタから成り、前記第２のカラム選択回路は第２のＮチャネルトランジスタから成り、前記第１のスイッチ回路は、ゲート電極が前記第１のＮチャネルトランジスタのゲート電極に加えられる信号と等しい信号が加えられる第１のＰチャネルトランジスタより成り、前記第２のスイッチ回路は、ゲート電極が前記第２のＮチャネルトランジスタのゲート電極に加えられる信号と等しい信号が加えられる第２のＰチャネルトランジスタより成ることを特徴とする。

請求項２２記載の発明は、前記請求項２１記載の半導体記憶装置において、前記第１及び第２のスイッチ回路を構成するＰチャネルトランジスタの電流駆動能力は、前記充電回路の電流駆動能力に比べて極めて小さな値であること特徴とする。

請求項２３記載の発明は、前記請求項２１記載の半導体記憶装置において、前記第１及び第２のスイッチ手段を構成するＰチャネルトランジスタのサイズは、前記充電手段を構成するトランジスタのサイズに比べて小さいことを特徴とする。

請求項２４記載の発明は、前記請求項１９記載の半導体記憶装置において、前記第１のカラム選択回路は第１のＮチャネルトランジスタから成り、前記第２のカラム選択回路は第２のＮチャネルトランジスタから成り、前記第１のスイッチ回路は、ゲート電極が前記第１のＮチャネルトランジスタのゲート電極に加えられる信号と逆極性の信号が加えられる第３のＮチャネルトランジスタより成り、前記第２のスイッチ回路は、ゲート電極が前記第２のＮチャネルトランジスタのゲート電極に加えられる信号と逆極性の信号が加えられる第４のＮチャネルトランジスタより成ることを特徴とする。

請求項２５記載の発明は、前記請求項２４記載の半導体記憶装置において、前記第１及び第２のスイッチ回路を構成するＮチャネルトランジスタの電流駆動能力は、前記充電回路の電流駆動能力に比べて極めて小さな値であること特徴とする。

請求項２６記載の発明は、前記請求項２４記載の半導体記憶装置において、前記第１及び第２のスイッチ手段を構成するＮチャネルトランジスタのサイズは、前記充電手段を構成するトランジスタのサイズに比べて小さいことを特徴とする。

請求項２７記載の発明は、前記請求項１記載の半導体記憶装置の読み出し方法において、前記メモリセルはマスクＲＯＭであることを特徴とする。

請求項２８記載の発明は、前記請求項１記載の半導体記憶装置の読み出し方法において、前記メモリセルは、フローティングゲートを有する２層ゲート構造の不揮発性メモリであることを特徴とする。

請求項２９記載の発明は、前記請求項１記載の半導体記憶装置の読み出し方法において、前記メモリセルは、酸化膜−窒化膜−酸化膜（ＯＮＯ）構造のゲート酸化膜を備える電荷トラップ型の不揮発性メモリであることを特徴とする。

以上により、請求項１〜３記載の発明の半導体記憶装置の読み出し方法では、読み出し動作期間以外はビット線はリセット状態に設定され、読み出し動作のためにビット線が選択されて読み出し手段に接続される期間のみ選択ビット線のリセット状態を解除して読み出し動作を行うので、次読み出しサイクルの開始を待たずに、読み出し動作後のビット線残留電荷のディスチャージ動作を開始することが可能となり、読み出しサイクルが短縮されると共に、安定な読み出し動作を実現することができる。

また、請求項４〜７記載の発明の半導体記憶装置の読み出し方法では、読み出し動作期間以外はビット線はリセット状態に設定され、読み出し動作のためにビット線を選択して読み出し手段に接続する動作と、選択ビット線のリセット状態を解除する動作とを同一のタイミングで制御するので、最適なタイミング設定での読み出しサイクル短縮を実現することができる。

更に、請求項８〜１０記載の発明の半導体記憶装置の読み出し回路では、読み出し動作後のビット線残留電荷のディスチャージ動作を、ビット線選択信号を用いて制御することができるので、簡単な回路構成で読み出しサイクルを短縮すると共に、安定な読み出し動作を実現することができる。

加えて、請求項１１〜１８記載の発明の半導体記憶装置では、ビット線の選択及び、読み出し動作後のビット線残留電荷のディスチャージ動作を、カラムデコーダの出力信号を用いて制御することができるので、簡単な回路構成で読み出しサイクルを短縮するメモリを実現することができる。

また、請求項１９〜２５記載の発明の半導体記憶装置では、複数段の縦続接続されたカラム選択手段と、並列接続されたビット線残留電荷をディスチャージする第１及び第２のスイッチ手段とを用いるので、より簡単な回路構成での読み出しサイクル短縮を実現することができる。

以上説明したように、請求項１〜２９記載の発明によれば、半導体記憶装置並びにその読み出し方法及び読み出し回路において、読み出し判定回路に選択的に接続されるビット線のリセット状態を、読み出し判定回路に選択的に接続される期間のみ解除して読み出し動作を行うようにしたので、高速且つ安定な読み出し動作を行うことができる。

（第１の実施形態）
図１は本願発明の第１の実施形態である半導体記憶装置の構成例を示し、図７と同一回路構成要素には同一番号を付している。メモリ１００は、外部より入力されるローアドレスに応答して、メモリセルアレイ１０２内のワード線ＷＬの一本を選択し、メモリセルＭＣ１０２−１〜１０２−８のゲート端子に読み出し電圧を与えるローデコーダ１０８と、外部より入力されるカラムアドレスに応答して、カラム選択ゲート１０４を駆動するビット線選択信号Ｙｓｅｌ＿０〜Ｙｓｅｌ＿ｋを発生し出力するカラムデコーダ（選択信号発生手段）１１０を備えている。カラム選択ゲート（接続手段及びカラム選択手段）１０４内のＮチャネルトランジスタで構成される選択トランジスタ１０４−１〜１０４−８は、カラムデコーダ１１０からのビット線選択信号Ｙｓｅｌ＿０〜Ｙｓｅｌ＿ｋにより駆動され、メモリセルＭＣ１０２−１〜１０２−８のドレインが接続されたビット線ＢＬ−０〜ＢＬ−７を選択的に読み出し判定回路（読み出し手段及び読み出し判定手段）１１４−１及び１１４−２に接続する。

１０６はビット線の残留電荷をディスチャージするビット線リセット回路（ビット線リセット手段及びスイッチ手段）であり、Ｐチャネルトランジスタ１０６−１〜１０６−８より構成されている。この各Ｐチャネルトランジスタ１０６−１〜１０６−８は、ゲート電極がカラムデコーダ１１０からのビット線選択信号Ｙｓｅｌ＿０〜Ｙｓｅｌ＿ｋに接続されており、同じ信号がゲート電極に接続される、同一ビット線に接続されたカラム選択ゲート１０４内のＮチャネル選択トランジスタ１０４−１〜１０４−８とは導通／非導通が逆相となる動作を行う。つまり、カラム選択ゲート１０４内の選択トランジスタ１０４−１〜１０４−８は、読み出し動作を行っていない期間は遮断状態とされているが、リセット用Ｐチャネルトランジスタ１０６−１〜１０６−８は、読み出し動作を行っていない期間は、導通状態とされて、ビット線を基準電位に設定するリセット状態となっている。これ等のリセット用Ｐチャネルトランジスタ１０６−１〜１０６−８の電流駆動能力は、後述するプリチャージトランジスタ１１２−１〜１１２−３の電流駆動能力に比べて極めて小さな値に設定されている。アドレス信号が入力され、カラムデコーダ１１０からの選択信号選択信号Ｙｓｅｌ＿０〜Ｙｓｅｌ＿ｋの制御によりカラム選択ゲート１０４内の選択トランジスタ１０４−１〜１０４−８の何れかが選択され、導通状態とされると、対応するビット線に接続されたリセット用Ｐチャネルトランジスタ１０６−１〜１０６−８が遮断状態となることにより、ビット線が基準電位から切り離されてビット線のリセット状態が解除され、この状態で読み出し動作が開始される。このように、カラム選択ゲート１０４内の何れかの選択トランジスタ１０４−１〜１０４−８の選択、導通時に、対応するリセット用Ｐチャネルトランジスタ１０６−１〜１０６−８をカラムデコーダ１１０からの対応する選択信号選択信号Ｙｓｅｌ＿０〜Ｙｓｅｌ＿ｋにより遮断状態とすることにより、ビット線リセット解除手段１０７を構成する。

選択されたメモリセルＭＣの記憶データの読み出し動作説明を図２を用いて行う。図２においてＡＤＤは入力アドレス信号であり、時刻ｔ１でアドレスＡ０が入力されることによるアドレス変化を受けて、ローデコーダ１０８は特定ワード線を選択し、カラムデコーダ１１０はアドレスＡ０に対応したビット線を選択するためのビット線選択信号Ｙｓｅｌ＿０信号が“Ｈ”となる信号を発生する。このビット線選択信号Ｙｓｅｌ＿０により選択すべきメモリセルに接続されたビット線を読み出し判定回路１１４−１及び１１４−２に接続すると共に、ビット線リセット回路１０６内のビット線リセット用Ｐチャネルトランジスタ１０６−１及び１０６−５を遮断状態とし、選択されるビット線を基準電位から開放する。時刻ｔ１でのアドレス変化を受けて、メモリ内部のコントローラ（図示せず）はプリチャージ信号ＰＲを発生する。このプリチャージ信号ＰＲを受けて、プリチャージトランジスタ（充電手段）１１２−１〜１１２−３は、読み出し判定回路１１４−１及び１１４−２の一方の入力に接続された読み出しノードＮＲＥＤ−１及びＮＲＥＤ−２と、読み出し判定回路１１４−１及び１１４−２のリファレンス側入力ノードＮＲＥＦとを、同図に符号ＮＲＥＤ／ＮＲＥＦに示すように、所定の電位までプリチャージする。この読み出しノードＮＲＥＤ−１及びＮＲＥＤ−２は、ビット線選択信号Ｙｓｅｌ＿０信号を受けてカラム選択ゲート１０４により選択されたビット線ＢＬを含めて図示する電位にプリチャージされる。

時刻ｔ２でプリチャージ動作が終了すると、読み出しノードＮＲＥＤ−１及びＮＲＥＤ−２の電位は、選択されたメモリセルのセル電流に応じてディスチャージされる。ここで、メモリセル１０２は、そのドレイン端子のビット線への接続状態に応じて電流が流れる場合と流れない場合の２通りが存在する。ドレインがビット線に接続されたメモリセルＭＣが選択される場合には、時刻ｔ２以降はプリチャージ動作により充電された電荷がメモリセル電流により放電され、時間経過に従って符号２０４に示す電位となる。一方、ドレインが開放状態にされたメモリセルＭＣが選択される場合には、時刻ｔ２以降はプリチャージ動作により充電された電荷がそのまま保持され、符号２０２に示す電位となる。リファレンスノードＮＲＥＦの電位は、メモリセル電流の１／２に設定されたリファレンス電流により放電されるよう構成されており、符号２０６で示すように、２つの読み出しノード電位２０２、２０４の中間に位置する電位２０６となる。Ｓｏｕｔは読み出し判定回路１１４−１又は１１４−２の出力波形であり、読み出しノード電位２０２又は２０４とリファレンス電位２０６との電位差が読み出し判定回路１１４−１及び１１４−２での安定読み出し動作に必要な値となった時点で読み出しデータＳｏｕｔ（Ｓ０）が確定される。

読み出し判定回路１１４−１及び１１４−２からの読み出しデータＳｏｕｔ（Ｓ０）が確定するタイミングｔ３でラッチ回路１１８−１及び１１８−２のクロック端子Ｃｐに接続されたＤＬ信号を立下げることにより、読み出し判定回路１１４−１及び１１４−２からの読み出しデータをラッチ回路１１８−１及び１１８−２に取り込み、ラッチ回路１１８−１及び１１８−２から出力Ｄｏｕｔ（Ｄ０）を出力する。

ラッチ回路１１８−１及び１１８−２への読み出し判定回路１１４−１及び１１４−２出力の取り込みが完了すると、読み出し判定回路１１４−１及び１１４−２は非活性状態とされると共に、カラムデコーダ１１０の出力信号Ｙｓｅｌ＿０は“Ｌ”とされ、カラム選択ゲート１０４内の選択トランジスタ１０４−１及び１０４−５は遮断されると共に、対応するビット線に接続されたリセット用Ｐチャネルトランジスタ１０６＿１及び１０６＿５が導通状態とされ、読み出しを行ったビット線に残留している電荷をディスチャージする。

次サイクルの読み出し動作は、前読み出しサイクルのビット線残留電荷ディスチャージの完了を待たずに開始する。リセット用Ｐチャネルトランジスタ１０６＿１及び１０６＿５による前読み出しサイクルのビット線電荷ディスチャージ期間での時刻ｔ４で次サイクルの読み出しアドレスＡ１が入力されると、前サイクルでの読み出し動作と同様に、アドレス信号の変化を受けて読み出しノードのプリチャージ動作と、プリチャージ期間終了後のメモリセル電流でのディスチャージによる読み出し判定動作が実行される。

ここで、入力アドレスＡ１により選択されるビット線が、前入力アドレスＡ０により選択されるビット線と異なる場合には、同図の読み出しノード電位ＮＲＥＤ／ＮＲＥＦ＿ａ及びＮＲＥＤ／ＮＲＥＦ＿ｂに示すように、時刻ｔ３−ｔ５の間で、前読み出しサイクルのビット線電荷ディスチャージ動作と、次サイクルの読み出し動作のためのプリチャージ動作を並行して行うことができる。ＮＲＥＤ／ＮＲＥＦ＿ａで示す、前読み出しサイクルの動作では、次サイクルの開始を待つことなく、前読み出しサイクルでの読み出し判定動作完了後にビット線電荷ディスチャージ動作を開始しているので、次サイクルの読み出し動作のためのプリチャージ動作期間中にディスチャージ動作を完了することができ、たとえ次読み出しサイクルで選択されるビット線が、前読み出しサイクルで選択されたビット線に隣り合う場合に置いても、ディスチャージ動作によるノイズの影響を受けることなく読み出し動作を行うことができる。

入力アドレスＡ１により選択されるビット線が、前入力アドレスＡ０により選択されるビット線と同一の場合には、読み出しノードの電位はＮＲＥＤ／ＮＲＥＦ＿ｃに示すように、時刻ｔ３での読み出し動作完了後のビット線ディスチャージ期間の途中で、同一ビット線が次読み出しサイクルのプリチャージ動作に切り替わるが、プリチャージは読み出しノードを所望の電位に設定するための動作であり、ビット線に残留電荷が存在しても動作には影響を与えることはない。

このように、メモリセルの読み出し動作のために、入力アドレスに応じてビット線を選択するカラム選択ゲート１０４内の任意の選択トランジスタ１０４−１〜１０４−８の導通期間のみ、選択されたビット線に接続されたリセットトランジスタを非導通制御とすることにより、前読み出しサイクルのビット線電荷ディスチャージ動作と、次サイクルの読み出し動作のためのプリチャージ動作を並行して行ない、且つ安定な読み出し動作でもって読み出しサイクルを短縮することができる。

（第２の実施形態）
図１に示す構成においては、カラム選択ゲート１０４の選択トランジスタ１０４−１〜１０４−８がＮチャネルトランジスタで構成されており、ビット線リセット回路１０６がＰチャネルトランジスタ１０６−１〜１０６−８で構成されているため、カラムデコーダ１１０からの選択信号Ｙｓｅｌ＿０〜Ｙｓｅｌ＿ｋを共通の制御信号として用いることが可能となっている。しかしながら、ビット線リセット回路１０６をＰチャネルトランジスタで構成し、接地電位へのディスチャージ動作を行っているため、リセット時のビット線電位はＰチャネルトランジスタ１０６のしきい値電位が残ることになる。従って、従来例の課題で述べた、多数のビット線に残留電荷が残った場合での異なるワード線選択への遷移時にメモリセルを介して残留電荷の放電が一斉に行なわれることによるノイズの影響が多少なりとも残ってしまう。

ビット線リセットによる残留電荷をゼロにする回路構成例を図３に示している。図３に示すメモリ３００において、図１に示すメモリ１００と異なるのは、ビット線リセット回路３０４を構成するトランジスタを、カラム選択ゲート３０２を構成するＮチャネルトランジスタ（第１のＮチャネルトランジスタ）３０２−１〜３０２−８と同一極性のＮチャネルトランジスタ（第２のＮチャネルトランジスタ）３０４−１〜３０４−８で構成し、このＮチャネルトランジスタ３０４−１〜３０４−８のゲートを駆動する信号を、カラムデコーダ１１０のビット線選択信号出力Ｙｓｅｌ＿０〜Ｙｓｅｌ＿ｋをインバータ３０６で反転した信号としている点である。

従って、ビット線リセット回路３０４を構成するＮチャネルトランジスタ３０４−１〜３０４−８は図１に示したビット線リセット回路１０６を構成するＰチャネルトランジスタ１０６−１〜１０６−８と同様に、同一ビット線に接続されたカラム選択ゲート１０４内のＮチャネル選択トランジスタ１０４−１〜１０４−８とは導通／非導通が逆相となる動作を行うことができる。図３に示す構成においては、ビット線のリセット動作を、ビット線リセット回路３０４のＮチャネルトランジスタ３０４−１〜３０４−８で行うため、ビット線の電位を接地電位と等しい値となるよう残留電荷のディスチャージを行うことができる。

図４は図３に示す構成の動作波形であり、図２で示すものと同様の動作を行うが、前述のように読み出しノードＮＲＥＤ／ＮＲＥＦ＿ａ〜ＮＲＥＦ＿ｂの読み出し判定動作後のビット線リセット動作において、残留電荷はＮチャネルトランジスタ３０４−１〜３０４−８により接地電位近傍までディスチャージされることになる。

このように、図３に示す構成とすることにより、選択されたビット線の読み出し動作後のディスチャージ動作により残留電荷異をほぼゼロとすることができるので、アドレス変更による異なるワード線選択への遷移時のメモリセルによる残留電荷の放電ノイズの影響を削減することができる。

（第３の実施形態）
前記図１及び図３においては、カラム選択ゲート１０４及び３０２がビット線に接続された１段の選択トランジスタ１０４−１〜１０４−８及び３０２−１〜３０２−８により構成される場合を説明したが、必要とされるカラムデコーダ１１０からのビット線選択信号の本数を削減する目的で、カラム選択ゲートを複数段の縦続接続構成とする場合がある。

図５に２段縦続接続の選択トランジスタでカラム選択ゲートを構成する場合でのメモリ構成例を示している。図５に示すメモリ５００においては、カラム選択ゲートが、第１のＮチャネルトランジスタ５０５−１、５０５−２、５０５−５、５０５−６で構成された第１カラム選択ゲート５０５（第１のカラム選択手段）と、第２のＮチャネルトランジスタ５０６−１、５０６−２で構成された第２カラム選択ゲート（第２のカラム選択手段）５０６の２段から構成され、各々第１カラムデコーダ５０８の選択信号出力Ｙｓｅｌ＿００〜Ｙｓｅｌ＿０３及び第２カラムデコーダ５１０の選択信号出力Ｙｓｅｌ＿１０〜Ｙｓｅｌ＿１１により駆動されている。入力アドレスに対応したビット線の選択は、第１カラム選択ゲート５０５と第２カラム選択ゲート５０６の縦続接続される選択トランジスタの内、共に導通となる選択トランジスタに接続されたビット線が読み出し判定回路１１４−１及び１１４−２に接続される。

図５に示す構成とすることにより、図１及び図３に示す構成に比べて、カラムデコーダからの選択信号出力本数が大幅に削減されることになる。

カラム選択ゲートが第１及び第２のカラム選択ゲート５０５、５０６の２段接続で構成される図５に示すメモリ構成でのビット線リセット回路５０２は、同図に示すように、第１カラムデコーダ５０８の選択信号出力により駆動されるリセット用の第１のＰチャネルトランジスタ（第１のスイッチ手段）５０２−１〜５０２−６と、第２カラムデコーダ５１０の選択信号出力により駆動されるリセット用の第２のＰチャネルトランジスタ（第２のスイッチ手段）５０４−１〜５０４−６が各ビット線に各々並列に接続される構成とする。

このような構成とすることにより、選択するメモリセルの読み出しのために、縦続接続される第１カラム選択ゲート５０５と第２カラム選択ゲート５０６内の選択トランジスタで、共に導通となる選択トランジスタに接続されたビット線に接続される、並列接続された２つのＰチャネルトランジスタが共に遮断状態とされ、選択されたビット線のリセット状態が解除され、読み出し動作が実行される。選択ビット線以外の他のビット線に接続された並列接続の２つのＰチャネルトランジスタは、一方又は両方が導通状態とされ、ビット線はリセット状態を保持している。

従って、図５に示すメモリ構成においては、２段接続で構成されるカラム選択ゲート５０５及び５０６の各々を駆動するために、２系統のビット線選択信号が同時に“Ｈ”となる以外は、図２に示すタイミング図と同様の読み出し動作を実現することになる。

尚、図５で示すメモリ構成においては、ビット線リセット回路５０２がＰチャネルトランジスタで構成されており、図２で説明したように、読み出し動作後の残留電荷ディスチャージにおいて、しきい値の電圧に相当する電荷が残ってしまうことになる。図５に示す２段構成のカラム選択ゲートのメモリ構成においても、ビット線リセット回路をＮチャネルトランジスタで構成し、このＮチャネルトランジスタのゲート電極を第１カラムデコーダ５０８及び第２カラムデコーダ５１０のビット線選択信号を反転した信号で駆動することにより、読み出し動作後のビット線に電荷を残さずに基準電位へディスチャージすることが可能となるのは図３及び図４の説明から明らかである。

（第４の実施形態）
前述したように、図１、図２及び図５に示す回路構成例では、読み出しのために選択されるビット線のプリチャージ動作期間中に前サイクルの残留電荷ディスチャージ動作を完了するために、ビット線リセットトランジスタ１０６、３０４及び５０２は、プリチャージトランジスタ１１２と同程度の電流駆動能力を備える必要がある。

従って、ビット線ピッチで配置する必要があるビット線リセットトランジスタ１０６、３０４及び５０２のレイアウト占有面積が無視できないサイズになってくる。特に、図５に示すようなカラム選択ゲートを複数段用いる構成においては、ビット線ピッチで複数個のビット線リセットトランジスタ５０２を配置するために、そのレイアウト占有面積が増加し、低コスト実現の障害となってしまう。

ビット線リセットトランジスタのレイアウト占有面積増加を抑制し且つ残留電荷のディスチャージ動作によるノイズの影響を抑制する手段を、以下に説明する。

図６に示す読み出し動作のタイミング図は、回路構成は図５と同一であるが、リセット用Ｐチャネルトランジスタ５０２の電流駆動能力を小さな値に設定した場合での読み出し動作を説明した図である、
同図において、時刻ｔ１でアドレスＡ０が入力されてから時刻ｔ３でラッチ回路１１８に読み出しデータを取り込むまでの動作は、図２での説明と同一の動作を行う。ラッチ回路１１８への読み出しデータ取り込みが完了すると、ビット線に接続されたリセット用Ｐチャネルトランジスタ５０２が導通状態とされ、読み出しを行ったビット線に残留している電荷をディスチャージするが、リセット用Ｐチャネルトランジスタ５０２の電流駆動能力が小さな値であるため、読み出しノードＮＲＥＤ／ＮＲＥＦ＿ａの電位は時刻ｔ３以降では、リセット用Ｐチャネルトランジスタ５０２の小さな駆動電流により緩やかな傾斜でもって降下して行く。

時刻ｔ４から開始される次サイクルの読み出しで選択されるビット線が、前サイクルでの読み出しで選択されたビット線とは異なる場合の読み出しノードＮＲＥＤ／ＮＲＥＦ＿ｂの電位は、時刻ｔ４以降でプリチャージ動作が行われ、その後の読み出し判定動作が実行される。このとき、前サイクルでの読み出しで選択されたビット線の残留電荷ディスチャージは、ノードＮＲＥＤ／ＮＲＥＦ＿ａの電位から判るように、緩やかに実行されている。

このように、リセット用Ｐチャネルトランジスタ５０２の電流能力を小さな値に設定することにより、次サイクルの読み出し動作と、前サイクルでの読み出しで選択されたビット線の残留電荷ディスチャージとを並行して実行する動作形態とできるので、次サイクルの読み出し動作において選択されるビット線が、前サイクルでの読み出しで選択されたビット線と隣り合う場合においても、ビット線の残留電荷のディスチャージによるノイズの影響を抑制することができる。読み出し動作を行った後のビット線残留電荷のディスチャージは、引き続き実行される読み出し動作の複数サイクル後に完了するようリセット用Ｐチャネルトランジスタ５０２の電流能力を設定することにより、従来の課題とされた多数のビット線残留電荷の一斉ディスチャージによる誤動作も回避できる。

入力アドレスＡ１により選択されるビット線が、入力アドレスＡ０により選択されるビット線と同一の場合には、読み出しノードＮＲＥＤ／ＮＲＥＦ＿ｃの電位に示されるように、時刻ｔ３での読み出し動作完了後のビット線ディスチャージ期間の途中で、同一ビット線が次読み出しサイクルのプリチャージ動作に切り替わるが、プリチャージは読み出しノードを所望の電位に設定するための動作であり、ビット線に残留電荷が存在しても、動作に影響を与えることはない。

尚、以上では、メモリセルにマスクＲＯＭを用いた場合について説明してきたが、メモリセルがフローティングゲートを有する２層ゲート構造のＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭ等の不揮発性メモリや、ゲート酸化膜として酸化膜−窒化膜−酸化膜（ＯＮＯ）構造のゲート酸化膜を備える電荷トラップ型の不揮発性メモリのように、記憶情報が読み出し電流値の大小として記憶されるメモリセルを用いた場合においても、回路動作としては同様の振る舞いをすることは明白である。

以上説明したように、本発明に係る半導体記憶装置並びにその読み出し方法及び読み出し回路によれば、入力アドレスにより選択されるメモリセルの読み出しのために、読み出し判定回路に選択的に接続されるビット線のリセット状態を、読み出し判定回路に選択的に接続される期間のみ解除して読み出し動作を行うようにしたので、高速且つ安定な読み出し動作を行うことができる半導体記憶装置として、有用である。

本発明の第１の実施形態におけるメモリ構成例を示す図である。図１における読み出し動作説明図である。本発明の第２の実施形態におけるメモリ構成例を示す図である。図２における読み出し動作説明図である。本発明の第３の実施形態におけるメモリ構成例を示す図である。本発明の第４の実施形態における読み出し動作説明図である。従来のメモリ構成例を示す図である。メモリセルアレイの説明図である。図７における読み出し動作説明図である。従来の改良されたメモリ構成例を示す図である。図１０における読み出し動作説明図である。

符号の説明

１００メモリ
ＷＬワード線
ＢＬビット線
ＭＣメモリセル
１０２メモリセルアレイ
１０４カラム選択ゲート（接続手段及びカラム選択手段）
１０６ビット線リセット回路
（ビット線リセット手段及びスイッチ手段）
１０７ビット線リセット解除手段
１０８ローデコーダ
１１０カラムデコーダ（選択信号発生手段）
１１２プリチャージトランジスタ（充電手段）
１１４読み出し判定回路（読み出し手段及び読み出し判定手段）
１１８ラッチ回路
５０２リセット用Ｐチャネルトランジスタ（第１のスイッチ手段）
５０４リセット用Ｐチャネルトランジスタ（第２のスイッチ手段）
５０５第１カラム選択ゲート（第１のカラム選択手段）
５０６第２カラム選択ゲート（第２のカラム選択手段）

Claims

複数のワード線及び複数のビット線を備え、前記複数のワード線と前記複数のビット線との交点に各々メモリセルが配置された半導体記憶装置の読み出し方法において、
読み出し動作時以外は前記ビット線をリセット状態とし、
読み出しのためにビット線が選択されて読み出し手段に接続される期間のみ前記選択ビット線のリセット状態を解除するステップと、
前記選択されたビット線を介して選択メモリセルの記憶情報を読み出すステップと、
前記選択メモリセルの読み出しが完了した後に、前記選択ビット線を読み出し手段から切り離してリセットするステップ
とを備えたことを特徴とする半導体記憶装置の読み出し方法。
ビット線リセット状態は、ビット線が基準電位に設定される状態である
ことを特徴とする請求項１記載の半導体記憶装置の読み出し方法。
ビット線リセット解除は、ビット線を基準電位から開放することにより行う
ことを特徴とする請求項１記載の半導体記憶装置の読み出し方法。
複数のワード線及び複数のビット線を備え、前記複数のワード線と前記複数のビット線との交点に各々メモリセルが配置された半導体記憶装置の読み出し方法において、
読み出し動作時以外は前記ビット線をリセット状態とし、
入力アドレスに応じて前記ビット線を選択的に読み出し手段へ接続するステップと、
前記入力アドレスに応じて前記読み出し手段へ選択的に接続するビット線のリセット状態を解除するステップと、
前記選択されたビット線を介して選択メモリセルの記憶情報を読み出すステップと、
前記選択メモリセルの読み出しが完了した後に、前記選択ビット線を読み出し手段から切り離してリセットするステップとを備えた
ことを特徴とする半導体記憶装置の読み出し方法。
ビット線を選択的に読み出し手段へ接続するステップと、前記読み出し手段へ選択的に接続するビット線のリセット状態を解除するステップとは、ほぼ同時に実行される
ことを特徴とする請求項４記載の半導体記憶装置の読み出し方法。
ビット線リセット状態は、ビット線が基準電位に設定される状態である
ことを特徴とする請求項４記載の半導体記憶装置の読み出し方法。
ビット線リセット解除は、ビット線を基準電位から開放することにより行なわれる
ことを特徴とする請求項４記載の半導体記憶装置の読み出し方法。
複数のワード線及び複数のビット線を備え、前記複数のワード線と前記複数のビット線との交点に各々メモリセルが配置された半導体記憶装置の読み出し回路において、
読み出し動作時以外は前記ビット線をリセットするビット線リセット手段と、
入力アドレスに応じてビット線選択信号を発生する選択信号発生手段と、
前記ビット線選択信号に応じて前記ビット線を選択的に読み出し手段へ接続する接続手段と、
前記ビット線選択信号に応じて選択的に読み出し手段へ接続されるビット線のリセット状態を解除するビット線リセット解除手段と、
前記選択されたビット線を介して選択メモリセルの記憶情報を読み出す読み出し判定手段とを備えた
ことを特徴とする半導体記憶装置の読み出し回路。
前記ビット線リセット手段は、ビット線を基準電位に設定する
ことを特徴とする請求項８記載の半導体記憶装置の読み出し回路。
前記ビット線リセット解除手段は、前記ビット線選択信号を用いて、前記ビット線リセット手段によるビット線のリセット状態を解除する
ことを特徴とする請求項８記載の半導体記憶装置の読み出し回路。
複数のワード線及び複数のビット線を備え、前記複数のワード線と前記複数のビット線との交点に各々メモリセルが配置された半導体記憶装置において、
入力アドレスに応じて前記複数のワード線内の特定ワード線を選択するローデコーダと、
他の入力アドレスに応じて前記複数のビット線内の特定ビット線を選択するためのビット線選択信号を出力するカラムデコーダと、
選択されたメモリセルの記憶情報を読み出すための読み出し手段と、
前記カラムデコーダからの前記ビット線選択信号に応じて、前記複数のビット線内の特定ビット線を選択的に前記読み出し手段に接続するカラム選択手段と、
前記カラムデコーダからの前記ビット線選択信号に応じて前記ビット線と基準電位との導通状態が制御されるスイッチ手段とを備えた
ことを特徴とする半導体記憶装置。
読み出し開始時に読み出しノードを充電する充電手段を更に備えた
ことを特徴とする請求項１１記載の半導体記憶装置。
前記カラム選択手段はＮチャネルトランジスタから成り、
前記スイッチ手段は、ゲート電極が前記Ｎチャネルトランジスタのゲート電極に加えられる信号と等しい信号が加えられるＰチャネルトランジスタより成る
ことを特徴とする請求項１２記載の半導体記憶装置。
前記スイッチ手段を構成するＰチャネルトランジスタの電流駆動能力は、前記充電手段の電流駆動能力に比べて極めて小さな値である
こと特徴とする請求項１３記載の半導体記憶装置。
前記スイッチ手段を構成するＰチャネルトランジスタのサイズは、前記充電手段を構成するトランジスタのサイズに比べて小さい
ことを特徴とする請求項１３記載の半導体記憶装置。
前記カラム選択回路は第１のＮチャネルトランジスタから成り、
前記スイッチ回路は、ゲート電極が前記第１のＮチャネルトランジスタのゲート電極に加えられる信号と反対極性の信号が加えられる第２のＮチャネルトランジスタより成る
ことを特徴とする請求項１２記載の半導体記憶装置。
前記スイッチ回路を構成する第２のＮチャネルトランジスタの電流駆動能力は、前記充電回路の電流駆動能力に比べて極めて小さな値である
こと特徴とする請求項１６記載の半導体記憶装置。
前記スイッチ手段を構成する第２のＮチャネルトランジスタのサイズは、前記充電手段を構成するトランジスタのサイズに比べて小さい
ことを特徴とする請求項１６記載の半導体記憶装置。
複数のワード線及び複数のビット線を備え、前記複数のワード線と前記複数のビット線との交点に各々メモリセルが配置された半導体記憶装置において、
入力アドレスに応じて前記複数のワード線内の特定ワード線を選択するローデコーダと、
他の入力アドレスに応じて、前記複数のビット線内の特定ビット線を選択するためのビット線選択信号を出力するカラムデコーダと、
選択されたメモリセルの記憶情報を読み出すための読み出し回路と、
前記カラムデコーダからの前記ビット線選択信号に応じて、前記複数のビット線内の特定ビット線を選択する第１のカラム選択回路と、
前記カラムデコーダからの前記ビット線選択信号に応じて、前記第１のカラム選択回路の出力を選択的に前記読み出し回路へ接続する第２のカラム選択回路と、
前記カラムデコーダからの前記ビット線選択信号に応じて前記ビット線と基準電位との導通状態が制御される第１及び第２のスイッチ回路とを備えた
ことを特徴とする半導体記憶装置。
読み出し開始時に読み出しノードを充電する充電回路を更に備えた
ことを特徴とする請求項１９記載の半導体記憶装置。
前記第１のカラム選択回路は第１のＮチャネルトランジスタから成り、
前記第２のカラム選択回路は第２のＮチャネルトランジスタから成り、
前記第１のスイッチ回路は、ゲート電極が前記第１のＮチャネルトランジスタのゲート電極に加えられる信号と等しい信号が加えられる第１のＰチャネルトランジスタより成り、
前記第２のスイッチ回路は、ゲート電極が前記第２のＮチャネルトランジスタのゲート電極に加えられる信号と等しい信号が加えられる第２のＰチャネルトランジスタより成る
ことを特徴とする請求項１９記載の半導体記憶装置。
前記第１及び第２のスイッチ回路を構成するＰチャネルトランジスタの電流駆動能力は、前記充電回路の電流駆動能力に比べて極めて小さな値である
こと特徴とする請求項２１記載の半導体記憶装置。
前記第１及び第２のスイッチ手段を構成するＰチャネルトランジスタのサイズは、前記充電手段を構成するトランジスタのサイズに比べて小さい
ことを特徴とする請求項２１記載の半導体記憶装置。
前記第１のカラム選択回路は第１のＮチャネルトランジスタから成り、
前記第２のカラム選択回路は第２のＮチャネルトランジスタから成り、
前記第１のスイッチ回路は、ゲート電極が前記第１のＮチャネルトランジスタのゲート電極に加えられる信号と逆極性の信号が加えられる第３のＮチャネルトランジスタより成り、
前記第２のスイッチ回路は、ゲート電極が前記第２のＮチャネルトランジスタのゲート電極に加えられる信号と逆極性の信号が加えられる第４のＮチャネルトランジスタより成る
ことを特徴とする請求項１９記載の半導体記憶装置。
前記第１及び第２のスイッチ回路を構成するＮチャネルトランジスタの電流駆動能力は、前記充電回路の電流駆動能力に比べて極めて小さな値である
こと特徴とする請求項２４記載の半導体記憶装置。
前記第１及び第２のスイッチ手段を構成するＮチャネルトランジスタのサイズは、前記充電手段を構成するトランジスタのサイズに比べて小さい
ことを特徴とする請求項２４記載の半導体記憶装置。
前記メモリセルはマスクＲＯＭである
ことを特徴とする請求項１記載の半導体記憶装置の読み出し方法。
前記メモリセルは、フローティングゲートを有する２層ゲート構造の不揮発性メモリである
ことを特徴とする請求項１記載の半導体記憶装置の読み出し方法。
前記メモリセルは、酸化膜−窒化膜−酸化膜（ＯＮＯ）構造のゲート酸化膜を備える電荷トラップ型の不揮発性メモリである
ことを特徴とする請求項１記載の半導体記憶装置の読み出し方法。