CN1832024B - Nand闪存装置及其编程方法 - Google Patents

Abstract

公开一种NAND闪存装置，该装置包括经由多条位线连接到页缓冲器的存储单元阵列。页缓冲器存储要在存储单元阵列中编程的输入数据。通过根据输入数据为多条位线建立位线电压并将字线电压施加到存储单元阵列来编程存储单元阵列。通过将位线首先预充电到电源电压然后根据输入数据选择性放电位线来建立位线电压。顺序放电位线，即某些位线在其它位线放电之前放电。

Description

NAND闪存装置及其编程方法

本申请要求于2004年12月31日提交的韩国专利申请No.2004-117618的优先权，其全部内容援引于此以供参考。

技术领域

本发明总的来说涉及存储装置。更具体地说，本发明涉及NAND闪存装置和编程它的方法。

背景技术

NAND闪存装置包括以矩阵排列的多个存储单元。矩阵分为多个存储块，并且多个存储块中的每一个又分为多个页。NAND闪存装置每次执行一个块的擦除操作，并且它每次执行一页的读取和编程操作。

图1是在韩国专利申请2001-56526中公开的常规NAND闪存装置的图。

参照图1，NAND闪存装置100包括存储单元阵列110、行解码器120、开关电路130、控制电路140、页缓冲器150和列选通器(column pass gate)160。

存储单元阵列110包括连接到多条第一位线BLe0到BLeN的第一串112e(string)和连接到多条第二位线BLo0到BLoN的第二串112o。以称为屏蔽位线架构的交替布置(alternating arrangement)形成第一和第二串。屏蔽位线架构的目的是降低第一和第二位线之间的耦合电容。

每个串包括第一和第二选择晶体管ST和GT以及多个单元晶体管M0到MM。第一和第二选择晶体管ST和GT以及多个单元晶体管M0到MM串联连接。

第一和第二选择晶体管ST和GT的栅极分别连接到串和地选择线SSL和GSL。单元晶体管M0到MM的栅极分别连接到对应的字线WL0到WLm。线SSL、GSL和WL0到WLm连接到行解码器电路120。第二选择晶体管GT的源极电连接到公共源线CSL。

行解码器电路120响应预定的输入地址选择存储块和字线，并且将字线电压作为编程电压施加到所选择的字线。行解码器电路120通过激活(即，设置逻辑“高”电平)块选择线BLKWL来选择存储块。当块选择线BLKWL激活时，字线电压施加到所选择的字线。

NAND闪存装置100还包括PMOS晶体管P4和NMOS晶体管N4。PMOS晶体管P4响应控制信号VIRPWRP将节点VIRPWR预充电到电源电压Vcc。NMOS晶体管N4响应控制信号VIRPWRN将节点VIRPWR放电到地电压。

NAND闪存装置100包括将节点X1连接到页缓冲器150的第三位线。如图1所示，节点X1连接到第一和第二位线对。第一NMOS晶体管Ne1响应控制信号BLSHFe选择性地将第一位线BLe0到BLeN连接到对应的节点X1。

第二NMOS晶体管No1响应控制信号BLSHFo选择性地将第二位线BLo0到BLoN连接到对应的节点X1。第三NMOS晶体管N2响应控制信号BLSLT选择性地将第一位线连接到页缓冲器150。控制电路140使用图2所示的定时模式产生控制信号BLSHFe、BLSHFo和BLSLT。

页缓冲器150包括用于存储要在存储单元阵列110中编程的数据的锁存器151。锁存器151连接到第三位线。列选通器将预定的输入数据提供到页缓冲器150。

图2是图解图1中的NAND闪存装置的程序操作的波形定时图。使用下面描述的二级位线设置技术来执行图2的编程操作。在二级位线设置技术中，通过根据存储在页缓冲器150中的输入数据首先预充电位线到电源电压Vcc，然后选择性放电某些位线来建立或“设置”位线电压。换句话说，术语“位线设置”用于指示在半导体装置的编程操作中使用的建立位线电压的处理。一旦“设置”了位线电压，字线电压就施加到字线来编程NAND闪存装置。

参照图2，在第一位线设置时间间隔SETUP1期间预充电第一和第二位线BLe0到BLeN和BLo0到BLoN。在时间间隔SETUP1，控制信号VBLe和VBLo设置为电源电压Vcc。结果，第一和第二位线BLe0到BLeN和BLo0到BLoN驱动到电源电压Vcc。在第一时间间隔SETUP1期间控制信号BLSLT保持在逻辑“低”电平。由控制信号BLSLT截止NMOS晶体管N2，使得第三位线从页缓冲器150断开。

在第二位线设置时间间隔SETUP2期间，第三控制信号BLSLT具有低于电源电压Vcc的参考电压VREF，并且控制信号BLSHFe处于逻辑“高”电平。由控制信号BLSHFe导通所有NMOS晶体管Ne1，来将页缓冲器150中的锁存器151连接到相应第一位线BLe0到BLeN。根据存储在锁存器151中的数据选择性放电第一位线。例如，若一个锁存器151存储逻辑‘0’，对应的位线BLe0到BLeN之一放电。相反，若一个锁存器151存储逻辑‘1’，对应的位线BLe0到BLeN之一保持在电源电压Vcc。

在时间间隔SETUP2后，在编程时间间隔期间，编程电压施加到所选择的字线。在编程时间间隔后，所有第一和第二位线BLe0到BLeN和BLo0到BLoN放电。

在为线设置时间间隔SETUP2期间，各第三NMOS晶体管N2同时导通，并且在时间间隔SETUP1期间第一或第二NMOS晶体管Ne1或No1导通。由于第三NMOS晶体管N2同时导通，所以根据存储在锁存器151中的数据，对应于晶体管N2的位线同时放电。换句话说，由对应的存储数据‘0’的锁存器151放电位线。

在位线同时放电的情况下，由于在位线和串选择线SSL之间的耦合电容，在串选择线SSL中的电压降低。随着在串选择线SSL中的电压降低，在块选择线BLKWL的电压也会因为串选择线SSL和块选择线BLKWL之间的耦合电容而降低。降低在块选择线BLKWL中的电压防止了由块选择线BLKWL控制的块选择晶体管导通。在由块选择线BLKWL控制的块选择晶体管不导通的情况下，编程电压不能驱动所选择的字线。

编程电压驱动所选择的字线失败可以导致编程失败，如不编程存储单元。为了克服编程失败，经常使用升高的编程电压对所选择的存储单元执行多个编程循环。典型地，对于每个额外的编程循环，以步进方式升高编程电压。不幸的是，编程电压升高可以引起某些不希望或不期望的结果。例如，在由于只有很少存储单元放电而耦合电容低的情况下，某些存储单元可能被升高的编程电压过度编程。

为了避免耦合电容引起的问题，需要具有降低的耦合电容的NAND闪存装置。

发明内容

根据本发明一个实施例，提供一种NAND闪存装置。该NAND闪存装置包括连接到多条位线的存储单元阵列。存储要在存储单元阵列中编程的输入数据的页缓冲器经由多条位线连接到存储单元阵列。位线设置电路根据连接到位线的输入数据顺序放电位线。

位线设置电路通常包括开关电路，用于将位线与页缓冲器连接和断开；和控制电路，用于控制开关电路来将位线与页缓冲器连接和断开。

根据输入数据顺序放电位线包括首先放电至少一条位线，然后放电至少一个或更多位线。典型地，如果位线连接到页缓冲器中存储逻辑‘0’的锁存器，则放电位线。否则，位线通常保持在电源电压。

根据本发明的另一实施例，提供另一NAND闪存装置。NAND闪存装置包括存储单元阵列、以交替布置形成、并连接到存储单元阵列的多条第一和第二位线、在第一和第二位线之间的连接点连接到第一和第二位线的多条第三位线、存储要在存储单元阵列中编程的输入数据并连接到第三位线的页缓冲器和根据输入数据顺序放电第一、第二和第三位线的位线设置电路。

根据本发明又一实施例，提供一种编程NAND闪存装置的方法。该方法包括在通过多条位线连接到存储单元阵列的页缓冲器中存储输入数据、顺序设置在编程操作中使用的位线电压，和一旦顺序设置位线电压，将编程电压施加到存储单元阵列的所选择的字线。

附图说明

图1是常规NAND闪存装置的图；

图2是图解常规NAND闪存装置的编程操作的波形定时图；

图3是根据本发明一个实施例的NAND闪存装置的方框图；

图4是图解根据本发明实施例的NAND闪存装置的编程操作的波形定时图；和

图5是根据本发明另一个实施例的NAND闪存装置的方框图。

具体实施方式

图3是根据本发明一个实施例的NAND闪存装置的方框图。

参照图3，NAND闪存装置300包括存储单元阵列310、行解码器电路320、第一和第二开关电路330和340、第一和第二控制电路335和345、页缓冲器350和列选通器360。

存储单元阵列310包括连接到多条第一位线BLe00到BLe0N的多个第一串311e、连接到多条第二位线BLo00到BLo0N的多个第二串311o、连接到多条第三位线BLe10到BLe1N的多个第三串312e和连接到多条第四位线BLo10到BLo1N的多个第四串312o。

第一到第四串311e、311o、312e和312o中每一个包括第一和第二选择晶体管ST和GT和多个单元晶体管M0到MM。在每个串中，晶体管ST、M0到MM和GT串联。第一和第二选择晶体管ST和GT的栅极连接到相应的串和地选择线SSL和GSL。单元晶体管M0到MM的栅极分别连接到相应字线WL0到WLm。线SSL、GSL和WL0到WLm连接到行解码器电路320。第二选择晶体管GT的源极电连接到公共源线CSL。

第一位线BLe00到BLe0N与第二位线BLo00到BLo0N交替布置地形成，而第三位线BLe10到BLe1N与第四位线BLo10到BLo1N交替布置地形成。交替位线布置被称为屏蔽位线架构，并且意欲降低位线之间的耦合电容。

行解码器320响应预定的输入地址来选择存储块和对应的字线。行解码器电路320将字线电压作为编程电压施加到所选择的字线。通过激活块选择线BLKWL来选择块选择线BLKWL。当块选择线BLKWL激活时，编程电压施加到所选择的字线。

第一开关电路330连接到第一和第二位线BLe00到BLe0N和BLo00到BLo0N。第二开关电路340连接到第三和第四位线BLe10到BLe1N和BLo10到BLo1N。

第一开关电路330包括第一和第二NMOS晶体管Ne1和No1。每个第一和第二NMOS晶体管通常具有高于电源电压Vcc的阈值电压。由第一控制电路335产生的第一控制信号BLSHFe0导通第一NMOS晶体管Ne1，并且由第一控制电路335产生的第二控制信号BLSHFo0导通第二NMOS晶体管No1。第一开关电路330还包括第五位线连接节点Y1和锁存器351。每个节点Y1形成在第一和第二位线BLe00到BLe0N和BLo00到BLo0N对之间的连接上。NMOS晶体管N3形成在节点Y1和锁存器351之间的第五位线上。响应来自第一控制电路335的第五控制信号BLSLT0导通NMOS晶体管N3。

第二开关电路340包括第三和第四NMOS晶体管Ne2和No2。第三和第四NMOS晶体管Ne2和No2通常都具有高于电源电压Vcc的阈值电压。由第二控制电路345产生的第三控制信号BLSHFe1导通第三NMOS晶体管Ne2，并且由第二控制电路345产生的第四控制信号BLSHFo1导通第四NMOS晶体管No2。第二开关电路340还包括连接节点Y2和锁存器352的第六位线。每个节点Y2形成在第三和第四位线BLe10到BLe1N和BLo10到BLo1N对之间的连接上。NMOS晶体管N4形成在节点Y2和锁存器352之间的第六位线上。响应来自第二控制电路345的第六控制信号BLSLT1导通NMOS晶体管N4。

第一控制电路335产生控制信号BLSHFe0、BLSHFo0和BLSLT0，并且第二控制电路345产生控制信号BLSHFe1、BLSHFo1和BLSLT1。在下面参照图4描述由第一和第二控制电路335和345产生的控制信号之间的定时关系。

第一开关电路330、第一控制电路335、第二开关电路340和第二控制电路345组成位线设置电路，用于为闪存装置300的编程操作设置位线。

闪存装置300还包括PMOS晶体管P6和NMOS晶体管N6。PMOS晶体管P6响应控制信号VIRPWRP将节点VIRPWR预充电到电源电压Vcc，并且NMOS晶体管N6响应控制信号VIRPWRN将节点VIRPWR放电到地电压。

NMOS晶体管Ne5连接在节点VIRPWR与第一和第三位线BLe00到BLe0N和BLe10到BLe1N之间。由控制信号VBLe控制NMOS晶体管Ne5。每个NMOS晶体管Ne5通常具有高于电源电压Vcc的阈值电压。

NMOS晶体管Ne6连接在节点VIRPWR与第二和第四位线BLo00到BLo0N和BLo10到BLo1N之间。由控制信号VBLo控制NMOS晶体管Ne6。每个NMOS晶体管Ne6通常具有高于电源电压Vcc的阈值电压。下面参照图4描述控制信号VBLe、VBLo、VIRPWRP和VIRPWRN之间的定时关系。

页缓冲器350包括用于存储要在存储单元阵列310中编程的数据的锁存器351和352。第一锁存器351经由相应NMOS晶体管N3连接到第五位线，即节点Y1。第二锁存器352经由相应NMOS晶体管N4连接到第六位线，即节点Y2。列选通器360选择性将外部提供的数据传送到页缓冲器350。

图4是图解根据本发明实施例的NAND闪存装置的编程操作的波形定时图。在下面参照图3和4描述编程操作。

参照图4，编程操作使用二级位线设置技术，其中要在存储单元阵列310中编程的数据存储在页缓冲器350的锁存器351和352中。

在第一位线设置时间间隔B/L SETUP(1)期间，第一到第四位线BLe00到BLe0N、BLo00到BLo0N、BLe10到BLe1N和BLo10到BLo1N预充电到电源电压Vcc。在时间间隔B/L SETUP(1)期间，PMOS晶体管P6响应控制信号VIRPWRP导通。一旦PMOS晶体管P6导通，节点VIRPWR的电压电平提高到电源电压Vcc。

NMOS晶体管Ne5和No5响应控制信号VBLe和VBLo的激活而导通。这使得第一到第四位线预充电到电源电压Vcc。在时间间隔B/L SETUP(1)期间，控制信号BLST0和BLST1保持在逻辑“低”电平，使得第一和第二开关电路330和340的NMOS晶体管N3和N4截止。结果，在时间间隔B/L

SETUP(1)期间，第五和第六位线与页缓冲器350隔离。

在时间间隔B/L SETUP(1)期间，控制信号BLSHFo0和BLSHFo1保持在逻辑“低”电平。结果，在时间间隔B/L SETUP(1)期间，第二和第四位线与节点Y1和Y2电隔离。在时间间隔B/L SETUP(1)的开始激活控制信号BLSHFe0，并且在控制信号BLSHFe0激活经过时间t1后，激活控制信号BLSHFe1。因此，顺序导通第一NMOS晶体管Ne1和第三NMOS晶体管Ne2。

在第二位线设置间隔B/L SETUP(2)期间，根据存储在页缓冲器350中的数据顺序放电第一位线BLe00到BLe0N和第二位线BLe10到BLe1N。在时间间隔B/L SETUP(2)的开始放电第一位线BLe00到BLe0N，并且在第一位线BLe00到BLe0N放电经过时间t2后放电第二位线BLe10到BLe1N。

在时间间隔B/L SETUP(2)期间，控制信号BLST0和BLST1设置到低于电源电压Vcc的参考电压VREF。在时间间隔B/L SETUP(2)的开始将控制信号BLST0设置到参考电压VREF，并且在时间间隔B/L SETUP(2)的开始经过时间t2后将控制信号BLST1设置到参考电压VREF。

NMOS晶体管N3和N4响应控制信号BLST0和BLST1顺序导通。通过将低于电源电压Vcc的参考电压VREF提供给晶体管N3和N4，可以限制流过晶体管N3和N4的电流。限制通过晶体管N3和N4的电流来防止在锁存器351和352中出现电流峰值。

在时间间隔B/L SETUP(2)期间，控制信号BLSHFe0和BLSHFe1保持在逻辑“高”电平。当控制信号BLSHFe0和BLSHFe1保持在逻辑“高”电平时，晶体管Ne1和Ne2导通，使得根据存储在锁存器351中的数据放电第一位线BLe00到BLe0N。在过去时间t2后，根据存储在锁存器352中的数据放电第三位线BLe10到BLe1N。只有在对应的锁存器中存储的数据是逻辑‘0’的情况下，才放电特定的位线。

在时间间隔B/L SETUP(2)后，编程电压在编程时间间隔期间施加到所选择的字线。一旦编程时间间隔过去，就放电所有第一到第六位线。

在上述NAND闪存装置中，根据存储在页缓冲器中的数据建立或“设置”用于编程闪存装置的位线电压。根据存储在锁存器351中的数据设置第一位线BLe00到BLe0N，然后根据存储在锁存器352中的数据设置第三位线BLe10到BLe1N。

换句话说，顺序而不是同时设置第一和第三位线BLe00到BLe0N和BLe10到BLe1N。这降低了在编程操作的位线设置时间间隔中引发的位线耦合电容。这反过来降低在串选择线SSL和块选择线BLKWL之间的耦合电容。

为了便于描述，在存储单元阵列310中的位线分为两组。然而，位线可以分成两组以上。通过将存储单元阵列310中的位线分成“N”组，以按因数1/“N”降低位线耦合电容。由于位线耦合电容降低，并且在串选择线SSL和块选择线BLKWL之间的、对应的耦合电容也降低，因此避免了施加到所选择的字线上的编程电压降低。

图5是根据本发明另一个实施例的NAND闪存装置的方框图；

参照图5，NAND闪存装置500包括关于存储单元阵列510对称布置的第一页缓冲器550和第二页缓冲器560。该布置称为TOP/DOWN页缓冲器布置。

在TOP/DOWN页缓冲器布置中，由第一控制电路535控制的第一开关电路530形成在存储单元阵列510和第一页缓冲器550之间。由第二控制电路545控制的第二开关电路540形成在存储单元阵列510和第二页缓冲器560之间。此外，行解码器520形成在存储单元阵列510附近。

与图5的设备中具有两个页缓冲器相比，图3的设备仅具除了有一个页缓冲器之外，图5的NAND闪存装置实际上与图3的相同。因此省略了图5的NAND闪存装置的进一步描述来避免重复。

在具有常规TOP/DOWN页缓冲器布置的NAND闪存装置中，由第一控制电路535和545输出的控制信号BLSHFe0、BLSHFe1、BLSHFo0、BLSHFo1、BLSLT0和BLSLT1同时激活。结果，在存储装置中的位线同时放电。这通常引起耦合电容，这可能导致编程失败。然而，在图5中所示的闪存装置被配置成使得BLSHFe0、BLSHFe1、BLSHFo0、BLSHFo1、BLSLT0和BLSLT1顺序激活。结果，降低了耦合电容，进而降低编程失败。

上述优选实施例是教导实例。本领域技术人员将理解的是，可在不背离由所附权利要求书限定的本发明宗旨和范围的前提下对本发明进行各种形式和细节上的修改。

Claims (17)

1.一种NAND闪存装置，包括

连接到多条位线的存储单元阵列，其中该多条位线划分成N组位线，其中“N”是大于2的整数；

页缓冲器，用于存储要在存储单元阵列中编程的输入数据，并经由多条位线连接到存储单元阵列；和

连接到位线的位线设置电路，用于根据输入数据在单个编程操作中顺序而不是同时设置该N组位线，

其中位线设置电路包括：

N个开关电路，用于将N组位线与页缓冲器连接或断开；和

控制电路，用于控制N个开关电路的操作以经过页缓冲器来放电该N组位线，

其中一旦顺序设置了位线，将编程电压施加到存储单元阵列中所选择的字线。

2.如权利要求1所述的NAND闪存装置，其中开关电路包括形成在位线上的开关。

3.如权利要求2所述的NAND闪存装置，其中至少一个开关包括负金属氧化物半导体(NMOS)晶体管。

4.如权利要求1所述的NAND闪存装置，其中页缓冲器包括：

形成在存储单元阵列相对侧的第一页缓冲器和第二页缓冲器；和

其中位线设置电路包括：

连接在存储单元阵列和第一页缓冲器之间的第一位线设置电路，用于设置第一位线；和

连接在存储单元阵列和第二页缓冲器之间的第二位线设置电路，用于设置第二位线。

5.如权利要求1所述的NAND闪存装置，其中页缓冲器包括：

连接到多条位线的多个锁存器，用于存储输入数据。

6.如权利要求4所述的NAND闪存装置，其中第一位线在第二位线放电后放电。

7.一种NAND闪存装置，包括

存储单元阵列，包括划分成交替布置的奇数和偶数位线的多条位线，其中该偶数位线还划分成第一、第二和第三位线组；

存储要在存储单元阵列中编程的输入数据并经由位线设置电路连接到该多条位线的页缓冲器，其中位线设置电路包括分别将第一、第二和第三位线组连接到页缓冲器的第一、第二和第三开关电路；和

控制电路，依照输入数据在单个编程操作中分别使用第一到第三开关电路来顺序而不是同时设置该第一到第三位线组，

其中一旦顺序设置了这些位线组，将编程电压施加到存储单元阵列中所选择的字线。

8.如权利要求7所述的NAND闪存装置，其中所述顺序设置第一、第二和第三位线组包括：

在编程操作的第一时间间隔前放电第一、第二和第三位线组中至少之一；和

在编程操作的第一时间间隔后放电第一、第二和第三位线组中至少一条以上。

9.如权利要求7所述的NAND闪存装置，其中形成在第一和第二位线上的每个开关包括负金属氧化物半导体(NMOS)晶体管。

10.如权利要求9所述的NAND闪存装置，其中控制电路控制负金属氧化物半导体晶体管顺序放电第一和第二位线。

11.如权利要求7所述的NAND闪存装置，其中形成在第三和第四位线上的每个开关包括负金属氧化物半导体晶体管。

12.如权利要求7所述的NAND闪存装置，其中每个开关包括负金属氧化物半导体(NMOS)晶体管。

13.如权利要求7所述的NAND闪存装置，其中页缓冲器包括：

连接到多条第一和第二位线的多个锁存器，用于存储输入数据。

14.一种编程NAND闪存装置的方法，该方法包括：

在通过多条位线连接到存储单元阵列的页缓冲器中存储输入数据，

其中该多条位线被划分成交替布置的奇数和偶数位线，其中该偶数位线还划分成第一、第二和第三位线组；

在单个编程操作中，为第一到第三位线组顺序而不是同时设置位线电压；其后

一旦顺序设置了位线电压，就将编程电压施加到存储单元阵列中所选择的字线。

15.如权利要求14所述的方法，其中所述顺序设置位线电压包括：

预充电位线到电源电压；和

根据输入数据顺序放电位线。

16.如权利要求15所述的方法，其中所述根据输入数据顺序放电位线包括：

放电连接到在页缓冲器中用于存储逻辑‘0’的锁存器的位线。

17.如权利要求15所述的方法，其中所述根据输入数据顺序放电位线包括：

将连接到在页缓冲器中用于存储逻辑‘1’的锁存器的位线保持在电源电压。

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