KR20060079427A - 낸드 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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KR20060079427A
KR20060079427A KR1020040117618A KR20040117618A KR20060079427A KR 20060079427 A KR20060079427 A KR 20060079427A KR 1020040117618 A KR1020040117618 A KR 1020040117618A KR 20040117618 A KR20040117618 A KR 20040117618A KR 20060079427 A KR20060079427 A KR 20060079427A
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Abstract

본 발명은 낸드 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리 장치는 복수개의 비트라인들에 연결되는 셀 어레이, 상기 셀 어레이에 프로그램될 데이터를 저장하는 페이지 버퍼, 그리고 상기 페이지 버퍼에 저장된 데이터에 따라 복수개의 비트라인들을 일정 단위로 순차적으로 셋업하는 비트라인 셋업회로를 포함한다. 본 발명은 프로그램 동작시 비트라인 셋업 과정과 페이지 버퍼에 저장된 데이터를 비트라인에 로딩하는 과정에서 모든 비트라인들을 동시에 셋업하지 않고 일정 단위로 순차적으로 셋업한다. 본 발명에 의하면, 비트라인 셋업 과정 및 비트라인에 데이터를 로딩하는 과정에서 발생되는 커플링 커패시턴스의 영향을 줄일 수 있고 프로그램의 페일 현상을 방지할 수 있다.

Description

낸드 플래시 메모리 장치 및 그것의 프로그램 방법{NAND FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}
도 1은 종래 기술에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 낸드 플래시 메모리 장치의 프로그램 동작을 보여주는 타이밍도이다.
도 3은 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다.
도 4는 도 3에 도시된 낸드 플래시 메모리 장치의 프로그램 동작을 보여주는 타이밍도이다.
도 5는 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
100, 300, 500 : 낸드 플래시 메모리 장치 110, 310, 510 : 셀 어레이
120, 320, 520 : X 디코딩 회로
130, 330, 340, 530, 540 : 스위치 회로
140, 335, 345, 535, 545 : 제어회로
150, 350, 550, 560 : 페이지 버퍼
160, 360 : Y 패스 게이트
본 발명은 낸드 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 낸드 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
낸드 플래시 메모리 장치는 스트링 구조(string structure)를 갖는 많은 수의 메모리 셀들(memory cells)로 이루어진다. 이러한 메모리 셀들의 집합을 셀 어레이(cell array)라고 부른다. 낸드 플래시 메모리 장치에서, 셀 어레이는 복수개의 블록들(Blocks)로 나누어지고, 각각의 블록은 다시 복수개의 페이지들(Pages)로 이루어진다. 각각의 페이지는 하나의 워드라인을 공유하는 복수개의 메모리 셀들로 구성된다. 낸드 플래시 메모리 장치는 블록 단위로 소거 동작이 이루어지며, 페이지 단위로 읽기 및 쓰기 동작이 이루어진다.
도 1은 종래 기술에 따른 낸드 플래시 메모리 장치를 보여준다. 도 1에 도시된 낸드 플래시 메모리 장치는 대한민국 공개특허공보(출원번호; 10-2001-56526)에 개시되어 있다. 도 1을 참조하면, 종래 기술에 따른 낸드 플래시 메모리 장치(100)는 셀 어레이(110), X 디코딩 회로(120), 스위치 회로(130), 제어회로(140), 페이지 버퍼(150), 그리고 Y-패스 게이트(160)를 포함한다.
상기 셀 어레이(110)는 복수개의 비트라인들(BLe0~BLeN, BLo0~BLoN)에 연결된 스트링들(112e, 112o)을 포함한다. 각각의 스트링은 제 1 및 제 2 선택 트랜지 스터들(ST, GT)과 m+1개의 셀 트랜지스터들(MO~MM)을 포함한다. 상기 제 1 선택 트랜지스터(ST), 셀 트랜지스터들(M0~MM), 그리고 제 2 선택 트랜지스터(GT)는 직렬로 연결되어 있다. 상기 제 1 선택 트랜지스터(ST)의 게이트는 스트링 선택 라인(SSL)을 통해 상기 X 디코딩 회로(120)에 연결된다. 상기 셀 트랜지스터들(M0~MM)의 게이트는 워드라인들(WL0~WLm)을 통해 상기 X 디코딩 회로(120)에 연결된다. 상기 제 2 선택 트랜지스터(GT)의 게이트는 접지 선택 라인(GSL)을 통해 상기 X 디코딩 회로(120)에 연결된다. 상기 제 2 선택 트랜지스터(GT)의 소오스는 공통 소오스 라인(CSL)에 연결된다.
상기 셀 어레이(110)는 격리된 비트라인 구조(shielded bitline architecture)를 채용한다. 격리된 비트라인 구조에서, 제 1 스트링들(112e)은 제 1 비트라인들(BLe0~BLeN)에 연결되어 있다. 그리고 상기 제 1 스트링들(112e)과 교대로 배열된 제 2 스트링들(112o)은 상기 제 1 비트라인들(BLe0~BLeN)과 교대로 배열된 제 2 비트라인들(BLo0~BLoN)에 연결되어 있다. 상기 제 1 및 제 2 비트라인들은 비트라인들 사이의 커플링 커패시턴스 효과를 감소시키기 위한 격리 역할을 한다.
상기 X 디코딩 회로(120)는 외부에서 입력되는 어드레스에 응답하여 블록 및 워드라인을 선택하고, 선택된 워드라인(selected Word Line)으로 프로그램 전압 등을 공급한다. 상기 X 디코딩 회로(120)는 블록 선택시 블록 선택 라인(BLKWL)을 활성화한다. 블록 선택 라인(BLKWL)이 활성화될 때, 프로그램 전압 등이 선택된 워드라인으로 인가된다.
상기 낸드 플래시 메모리 장치(100)는 제어신호(VIRPWRP)를 입력받는 PMOS 트랜지스터(P4)와 제어신호(VIRPWRN)를 입력받는 NMOS 트랜지스터(N4)를 포함한다. 상기 PMOS 트랜지스터(P4)는 노드(VIRPWR)를 전원전압(Vcc)으로 프리차지(precharge)하고, NMOS 트랜지스터(N4)는 노드(VIRPWR)를 접지전압으로 디스차지(discharge)한다.
상기 낸드 플래시 메모리 장치(100)는 상기 제 1 비트라인들(BLe0~BLeN), 상기 제 2 비트라인들(BLo0~BLoN), 그리고 상기 제 1 및 제 2 비트라인들의 결합노드(X1)와 상기 페이지 버퍼(150)를 연결하는 제 3 비트라인들을 포함한다. 제 1 NMOS 트랜지스터들(Ne1)은 제 1 제어신호(BLSHFe)에 응답하여 상기 제 1 비트라인들(BLe0~BLeN)을 전기적으로 연결하거나 차단한다. 제 2 NMOS 트랜지스터들(No1)은 제 2 제어신호(BLSHFo)에 응답하여 상기 제 2 비트라인들(BLo0~BLoN)을 전기적으로 연결하거나 차단한다. 제 3 NMOS 트랜지스터들(N2)은 제 3 제어신호(BLSLT)에 응답하여 상기 제 3 비트라인들을 전기적으로 연결하거나 차단한다. 상기 제어회로(140)는 상기 제 1 내지 제 3 제어신호들을 제공한다. 상기 제 1 내지 제 3 제어신호들에 대한 타이밍도는 후술되는 도 2에 도시되어 있다.
상기 페이지 버퍼(150)는 상기 셀 어레이(110)에 프로그램될 데이터를 저장하는 래치들(151)을 포함한다. 각각의 래치는 상기 제 3 비트라인에 연결되어 있다. 상기 Y-패스 게이트(160)는 외부에서 입력되는 데이터를 선택적으로 상기 페이지 버퍼(150)에 제공한다.
도 2는 도 1에 도시된 낸드 플래시 메모리 장치의 프로그램 동작을 보여주는 타이밍도이다. 도 2에 도시된 프로그램 동작은 2 단계의 비트라인 셋업 과정을 거친다.
제 1 단계(SETUP(1))에서는 제 1 및 제 2 비트라인들(BLe0~BLeN, BLo0~BLoN)이 프리차지된다. 제 1 단계 동안, 제어신호들(VBLe, VBLo)은 전원전압(Vcc)으로 활성화된다. 따라서, 상기 제 1 및 제 2 비트라인들(BLe0~BLeN, BLo0~BLoN)은 전원전압 레벨로 상승된다. 제 1 단계 동안, 제 3 제어신호(BLSLT)는 로우 레벨 상태에 있고, NMOS 트랜지스터들(N2)이 턴 오프되어 제 3 비트라인들은 전기적으로 차단되어 있다.
제 2 단계(SETUP(2))에서는 제 3 제어신호(BLSLT)는 전원전압(Vcc)보다 낮은 기준전압(VREF) 상태에 있다. 상기 제 3 제어신호(BLSLT)는 NMOS 트랜지스터(N2)의 게이트에 동시에 제공된다.
제 2 단계 동안, 제 1 제어신호(BLSHFe)는 하이 레벨 상태에 있으므로 NMOS 트랜지스터들(Ne1)은 모두 턴 온된다. 그 결과 페이지 버퍼(150)에 있는 래치들(151)은 제 1 비트라인들(BLe0~BLeN)과 각각 연결된다. 이때, 래치(151)에 저장된 데이터에 따라 비트라인들은 디스차지된다. 즉, 래치들(151)에 저장된 데이터가 "0"이면, 대응되는 비트라인들은 디스차지된다. 그러나 래치들(151)에 저장된 데이터가 "1"이면, 대응되는 비트라인들은 프리차지 상태를 유지한다.
제 2 단계가 완료된 다음에, 선택된 워드라인(selected W/L)에 프로그램 전압이 인가된다. 프로그램 동작이 수행된 다음에, 모든 비트라인들은 디스챠지된다.
도 1 및 도 2에서 살펴 본 바와 같이, 종래 기술에 따른 낸드 플래시 메모리 장치(100)는 프로그램 동작시 비트라인 셋업 과정에서 제 1 NMOS 트랜지스터들(Ne1) 또는 제 2 NMOS 트랜지스터들(No1), 그리고 제 3 NMOS 트랜지스터들(N2)을 동시에 턴 온 시킨다. 제 3 NMOS 트랜지스터들(N2)이 동시에 턴 온 되면, 래치들(151)에 저장된 데이터에 따라 대응되는 비트라인들은 동시에 디스차지된다. 즉, 래치들(151)에 저장된 데이터가 "0"일 때, 대응되는 비트라인들은 동시에 디스차지된다.
이때, 비트라인들이 동시에 로우 레벨로 디스차지되면, 커플링 커패시턴스의 영향으로 인해 스트링 선택 라인(SSL)의 전압 레벨도 떨어지게 된다. 스트링 선택 라인(SSL)의 전압 레벨이 떨어지면, 커플링 커패시턴스의 영향으로 인해 블록 선택 라인(BLKWL)의 전압 레벨도 떨어지게 된다. 블록 선택 라인(BLKWL)의 전압 레벨이 떨어지면, 프로그램 동작시 블록 선택 트랜지스터들이 충분히 턴 온 되지 못하여 선택된 워드라인으로 프로그램 전압이 공급되지 못할 우려가 있다.
특히, 공정이 미세화되고 선폭이 작아지면, 비트라인 셋업시 커플링 커패시턴스의 영향으로 인해 선택된 워드라인에 인가되는 프로그램 전압은 더욱 떨어지게 된다. 이때 프로그램 페일 즉 언더 프로그램(under program) 현상이 발생될 수 있다. 또한 프로그램되지 못한 셀들이 많으면 프로그램 루프(loop) 수가 증가하게 되고 순차적으로 프로그램 전압이 증가하게 된다. 이때, 프로그램된 셀들의 갯수가 증가되고 커플링 커패시턴스가 감소할 경우 프로그램이 되지 못한 셀들에 순차적으로 높은 프로그램 전압이 인가되지 못하고 높은 프로그램 전압이 한꺼번에 인가될 경우 높은 문턱전압을 갖는 셀들이 존재하여 프로그램 페일 즉, 오버 프로그램 (over program) 현상이 발생될 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 프로그램 동작시 비트라인 셋업 과정 및 비트라인에 데이터를 로딩하는 과정에서 발생되는 커플링 커패시턴스의 영향을 줄이고, 이로 인한 프로그램 페일 현상을 방지할 수 있는 낸드 플래시 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 프로그램 동작시 비트라인 셋업 과정 및 비트라인에 데이터를 로딩하는 과정에서 발생되는 비트라인과 X 디코딩 회로 사이의 커플링 커패시턴스의 영향을 줄일 수 있는 낸드 플래시 메모리 장치의 프로그램 방법을 제공하는데 있다.
본 발명에 따른 낸드 플래시 메모리 장치는 셀 어레이, 페이지 버퍼, 그리고 비트라인 셋업회로를 포함한다. 상기 셀 어레이는 복수개의 비트라인들에 연결된다. 상기 페이지 버퍼는 상기 복수개의 비트라인들을 통해 상기 셀 어레이에 연결되며, 상기 셀 어레이에 프로그램될 데이터를 저장한다. 그리고 상기 비트라인 셋업회로는 상기 페이지 버퍼에 저장된 데이터에 따라, 상기 복수개의 비트라인들을 일정 단위로 순차적으로 셋업하거나 페이지 버퍼에 저장된 데이터를 로딩한다.
실시예로서, 상기 비트라인 셋업회로는 스위치 회로와 제어회로를 포함한다. 상기 스위치 회로는 상기 복수개의 비트라인들을 전기적으로 연결하거나 차단한다. 상기 제어회로는 상기 복수개의 비트라인들이 일정 단위로 연결되거나 차단되도록 상기 스위치 회로를 제어한다. 여기에서, 상기 스위치 회로는 상기 복수개의 비트라인들에 설치된 스위치들로 구성된다. 상기 스위치들은 바람직하게는 NMOS 트랜지스터들로 구성된다.
실시예로서, 상기 페이지 버퍼는 상기 셀 어레이의 위쪽과 아래쪽에 위치하는 제 1 및 제 2 페이지 버퍼를 포함한다. 그리고 상기 비트라인 셋업회로는 상기 셀 어레이와 상기 제 1 페이지 버퍼 사이에 연결된 제 1 비트라인들을 셋업하는 제 1 비트라인 셋업회로, 그리고 상기 셀 어레이와 상기 제 2 페이지 버퍼 사이에 연결된 제 2 비트라인들을 셋업하는 제 2 비트라인 셋업회로를 포함한다. 상기 제 1 및 제 2 비트라인들은 동시에 셋업되지 않고 순차적으로 셋업된다.
본 발명에 따른 낸드 플래시 메모리 장치의 다른 일면은 셀 어레이, 제 1 내지 제 3 비트라인들, 페이지 버퍼, 그리고 비트라인 셋업회로를 포함한다. 상기 제 1 및 제 2 비트라인들은 상기 셀 어레이에 연결되며, 서로 교대로 배열되어 있다. 상기 제 3 비트라인들은 상기 제 1 및 제 2 비트라인들의 결합노드에 연결되어 있다. 상기 페이지 버퍼는 상기 제 3 비트라인들에 연결되며, 상기 셀 어레이에 프로그램될 데이터를 저장한다. 그리고 상기 비트라인 셋업회로는 상기 페이지 버퍼에 저장된 데이터에 따라, 상기 제 1 내지 제 3 비트라인들을 일정 단위로 순차적으로 셋업한다.
실시예로서, 상기 비트라인 셋업회로는 스위치 회로와 제어회로를 포함한다. 상기 스위치 회로는 상기 제 1 내지 제 3 비트라인들을 전기적으로 연결하거나 차단한다. 상기 제어회로는 상기 제 1 내지 제 3 비트라인들이 일정 단위로 연결되거 나 차단되도록 상기 스위치 회로를 제어한다. 여기에서, 상기 스위치 회로는 상기 제 1 내지 제 3 비트라인들 각각에 설치된 스위치들로 구성된다. 상기 제 1 및 제 2 비트라인들에 설치된 스위치들은 NMOS 트랜지스터들이다. 상기 제어회로는 비트라인 셋업시 상기 제 1 비트라인들 또는 상기 제 2 비트라인들이 일정 단위로 순차적으로 연결되도록 상기 NMOS 트랜지스터들을 제어한다. 상기 제 3 비트라인들에 설치된 스위치들은 NMOS 트랜지스터들이다. 상기 제어회로는 비트라인 셋업시 상기 제 3 비트라인들이 일정 단위로 순차적으로 연결되도록 상기 NMOS 트랜지스터들을 제어한다.
본 발명에 따른 낸드 플래시 메모리 장치의 프로그램 방법은, a) 셀 어레이에 프로그램될 데이터를 페이지 버퍼에 저장하는 단계; b) 상기 페이지 버퍼에 저장된 데이터에 따라, 복수개의 비트라인들을 일정 단위로 순차적으로 셋업하는 단계; 및 c) 복수개의 비트라인들을 모두 셋업한 다음에, 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함한다.
여기에서, 상기 b) 단계는, b1) 상기 복수개의 비트라인들을 프리차지하는 단계; 및 b2) 상기 페이지 버퍼에 저장된 데이터에 따라, 상기 복수개의 비트라인들을 일정 단위로 순차적으로 디스차지하는 단계를 포함한다. 상기 b2) 단계에서, 상기 페이지 버퍼에 저장된 데이터가 '0'인 경우에, 대응되는 비트라인은 디스차지된다. 그러나 상기 페이지 버퍼에 저장된 데이터가 '1'인 경우에, 대응되는 비트라인은 프리차지 상태를 유지한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 상기 낸드 플래시 메모리 장치(300)는 셀 어레이(310), X 디코딩 회로(320), 제 1 및 제 2 스위치 회로(330, 340), 제 1 및 제 2 제어회로(335, 345), 페이지 버퍼(350), 그리고 Y-패스 게이트(360)를 포함한다.
상기 셀 어레이(310)는 복수개의 비트라인들(BLe00~BLe0N, BLe10~BLe1N, BLo00~BLo0N, BLo10~BLo1N)에 연결된 스트링들(311e, 312e, 311o, 312o)을 포함한다. 제 1 스트링들(311e)은 제 1 비트라인들(BLe00~BLe0N)에 연결되어 있고, 제 2 스트링들(311o)은 제 2 비트라인들(BLo00~BLo0N)에 연결되어 있고, 제 3 스트링들(312e)은 제 3 비트라인들(BLe10~BLe1N)에 연결되어 있고, 제 4 스트링들(312o)은 제 4 비트라인들(BLo10~BLo1N)에 연결되어 있다.
각각의 스트링들은 제 1 및 제 2 선택 트랜지스터들(ST, GT)과 m+1개의 셀 트랜지스터들(MO~MM)을 포함한다. 상기 제 1 선택 트랜지스터(ST), 셀 트랜지스터들(M0~MM), 그리고 제 2 선택 트랜지스터(GT)는 직렬로 연결되어 있다. 상기 제 1 선택 트랜지스터(ST)의 게이트는 스트링 선택 라인(SSL)을 통해 상기 X 디코딩 회로(320)에 연결된다. 상기 셀 트랜지스터들(M0~MM)의 게이트는 워드라인들(WL0~WLm)을 통해 상기 X 디코딩 회로(320)에 연결된다. 상기 제 2 선택 트랜지스터(GT)의 게이트는 접지 선택 라인(GSL)을 통해 상기 X 디코딩 회로(320)에 연결된다. 상기 제 2 선택 트랜지스터(GT)의 소오스는 공통 소오스 라인(CSL)에 연결된 다.
상기 제 1 비트라인들(BLe00~BLe0N)과 상기 제 2 비트라인들(BLo00~BLo0N)은 교대로 배열되어 있고, 상기 제 3 비트라인들(BLe10~BLe1N)과 상기 제 4 비트라인들(BLo10~BLo1N)은 교대로 배열되어 있다. 이러한 격리된 비트라인 구조는 비트라인들 사이의 커플링 커패시턴스 효과를 감소시키기 위함이다.
상기 X 디코딩 회로(320)는 외부에서 입력되는 어드레스에 응답하여 블록 및 워드라인을 선택하고, 선택된 워드라인(selected Word Line)으로 프로그램 전압 등을 공급한다. 상기 X 디코딩 회로(320)는 블록 선택시 블록 선택 라인(BLKWL)을 활성화한다. 블록 선택 라인(BLKWL)이 활성화될 때, 프로그램 전압 등이 선택된 워드라인으로 인가된다.
도 3을 참조하면, 상기 제 1 스위치 회로(330)는 상기 제 1 및 제 2 비트라인들(BLe00~BLe0N, BLo00~BLo0N)에 연결되어 있고, 상기 제 2 스위치 회로(340)는 상기 제 3 및 제 4 비트라인들(BLe10~BLe1N, BLo10~BLo1N)에 연결되어 있다.
상기 제 1 스위치 회로(330)는 전원전압보다 높은 고전압에 대해 내구성을 가지는 제 1 및 제 2 NMOS 트랜지스터들(Ne1, No1)을 포함한다. 상기 제 1 NMOS 트랜지스터들(Ne1)은 제 1 제어신호(BLSHFe0)에 응답하여 제 1 비트라인들(BLe00~BLe0N)을 동시에 연결하거나 차단한다. 상기 제 2 NMOS 트랜지스터들(No1)은 제 2 제어신호(BLSHFo0)에 응답하여 제 2 비트라인들(BLo00~BLo0N)을 동시에 전기적으로 연결하거나 차단한다.
상기 제 2 스위치 회로(340)는 전원전압보다 높은 고전압에 대해 내구성을 가지는 제 3 및 제 4 NMOS 트랜지스터들(Ne2, No2)을 포함한다. 상기 제 3 NMOS 트랜지스터들(Ne2)은 제 3 제어신호(BLSHFe1)에 응답하여 제 3 비트라인들(BLe10~BLe1N)을 동시에 연결하거나 차단한다. 상기 제 4 NMOS 트랜지스터들(No2)은 제 4 제어신호(BLSHFo1)에 응답하여 제 4 비트라인들(BLo10~BLo1N)을 동시에 전기적으로 연결하거나 차단한다.
상기 제 1 스위치 회로(330)는 상기 제 1 및 제 2 비트라인들(BLe00~BLe0N, BLo00~BLo0N)의 결합노드(Y1)와 래치들(351)를 연결하는 제 5 비트라인들을 포함한다. 상기 제 5 비트라인들에는 NMOS 트랜지스터들(N3)이 설치되어 있다. 상기 NMOS 트랜지스터들(N3)은 제 5 제어신호(BLSLT0)에 응답하여 상기 제 5 비트라인들을 동시에 전기적으로 연결하거나 차단한다.
상기 제 2 스위치 회로(340)는 상기 제 3 및 제 4 비트라인들(BLe10~BLe1N, BLo10~BLo1N)의 결합노드(Y2)와 래치들(352)를 연결하는 제 6 비트라인들을 더 포함한다. 상기 제 6 비트라인들에는 NMOS 트랜지스터들(N4)이 설치되어 있다. 상기 NMOS 트랜지스터들(N4)은 제 6 제어신호(BLSLT1)에 응답하여 상기 제 6 비트라인들을 동시에 전기적으로 연결하거나 차단한다.
상기 제 1 제어회로(335)는 상기 제 1 제어신호(BLSHFe0), 상기 제 2 제어신호(BLSHFo0), 그리고 상기 제 5 제어신호(BLSLT0)를 제공한다. 그리고 상기 제 2 제어회로(345)는 상기 제 3 제어신호(BLSHFe1), 상기 제 4 제어신호(BLSHFo1), 그리고 상기 제 6 제어신호(BLSLT1)를 제공한다. 상기 제 1 및 제 2 제어회로(335, 345)에서 제공되는 제 1 내지 제 6 제어신호들에 대한 타이밍도는 후술되는 도 4에 도시되어 있다.
상기 제 1 스위치 회로(330) 및 상기 제 1 제어회로(335), 그리고 상기 제 2 스위치 회로(340) 및 상기 제 2 제어회로(345)는 프로그램 동작시 비트라인들을 셋업하는 비트라인 셋업회로를 구성한다.
다시 도 3을 참조하면, 상기 낸드 플래시 메모리 장치(300)는 제어신호( VIRPWRP)를 입력받는 PMOS 트랜지스터(P6)와 제어신호(VIRPWRN)를 입력받는 NMOS 트랜지스터(N6)를 포함한다. 상기 PMOS 트랜지스터(P6)는 노드(VIRPWR)를 전원전압(Vcc)으로 프리차지(precharge)하고, NMOS 트랜지스터(N6)는 노드(VIRPWR)를 접지전압으로 디스차지(discharge)한다.
상기 제 1 및 제 3 비트라인들(BLe00~BLe0N, BLe10~BLe1N)과 노드(VIRPWR) 사이에는 전원전압보다 높은 고전압에 대해 내구성을 가지는 NMOS 트랜지스터들(Ne5)이 연결되어 있다. 상기 NMOS 트랜지스터들(Ne5)은 제어신호(VBLe)에 응답하여 상기 제 1 및 제 3 비트라인들(BLe00~BLe0N, BLe10~BLe1N)을 동시에 연결하거나 차단한다. 상기 제 2 및 제 4 비트라인들(BLo00~BLo0N, BLo10~BLo1N)과 노드(VIRPWR) 사이에는 전원전압보다 높은 고전압에 대해 내구성을 가지는 NMOS 트랜지스터들(No5)이 연결되어 있다. 상기 NMOS 트랜지스터들(No5)은 제어신호(VBLo)에 응답하여 상기 제 2 및 제 4 비트라인들(BLo00~BLo0N, BLo10~BLo1N)을 동시에 연결하거나 차단한다. 상기 제어신호들(VIRPWRP, VIRPWRN, VBLe, VBLo)에 대한 타이밍도는 후술되는 도 4에 도시되어 있다.
상기 페이지 버퍼(350)는 상기 셀 어레이(310)에 프로그램될 데이터를 저장 하는 래치들(351, 352)을 포함한다. 제 1 래치들(351)은 상기 제 5 비트라인들에 연결되어 있으며, 제 2 래치들(352)은 상기 제 6 비트라인들에 연결되어 있다. 상기 Y-패스 게이트(360)는 외부에서 입력되는 데이터를 선택적으로 상기 페이지 버퍼(350)에 제공한다.
도 4는 도 3에 도시된 낸드 플래시 메모리 장치의 프로그램 동작을 보여주는 타이밍도이다. 도 3 및 도 4를 참조하여, 상기 낸드 플래시 메모리 장치(300)의 프로그램 동작이 설명된다.
도 4에 도시된 바와 같이, 프로그램 동작은 두 단계의 비트라인 셋업 과정을 거친다. 다만, 비트라인을 셋업하기 이전 단계에서, 셀 어레이(310)에 프로그램될 데이터는 페이지 버퍼(350)의 래치들(351, 352)에 저장되어 있다.
제 1 단계(B/L SETUP(1))에서, 제 1 내지 제 4 비트라인들(BLe00~BLe0N, BLo00~BLo0N, BLe10~BLe1N, BLo10~BLo1N)은 모두 전원전압으로 프리차지된다. 제 1 단계에서, 제어신호(VIRPWRP)에 응답하여 PMOS 트랜지스터(P6)가 턴 온 된다. 상기 PMOS 트랜지스터(P6)가 턴 온 됨에 따라 노드(VIRPWR)의 전압 레벨은 전원전압으로 상승한다. 이때, 제어신호들(VBLe, VBLo)의 활성화에 응답하여 NMOS 트랜지스터들(Ne5, No5)이 턴 온 된다. 상기 NMOS 트랜지스터들(Ne5, No5)이 턴 온 됨에 따라 상기 제 1 내지 제 4 비트라인들은 모두 전원전압으로 프리차지된다. 제 1 단계 동안, 제 5 및 제 6 제어신호(BLSLT0, BLSLT1)는 로우 레벨 상태에 있기 때문에 제 5 및 제 6 NMOS 트랜지스터들(N3, N4)이 턴 오프 상태에 있고, 제 5 및 제 6 비트라인들은 전기적으로 차단되어 있다.
한편, 제 1 단계에서, 상기 제 2 및 제 4 제어신호(BLSHFo0, BLSHFo1)는 로우 레벨 상태에 있기 때문에 상기 제 2 및 제 4 비트라인들(BLo00~BLo0N, BLo10~BLo1N)은 전기적으로 차단되어 있다. 그리고 상기 제 1 제어신호(BLSHFe0)와 상기 제 3 제어신호(BLSHFe1)는 소정의 시간(t1)을 사이에 두고 순차적으로 활성화된다. 즉, 상기 제 1 NMOS 트랜지스터들(Ne1)과 상기 제 3 NMOS 트랜지스터들(Ne2)은 순차적으로 턴 온 된다.
제 2 단계(SETUP(2))에서, 상기 제 1 비트라인들(BLe00~BLe0N)과 상기 제 3 비트라인들(BLe10~BLe1N)은 소정의 시간(t2) 간격으로 페이지 버퍼에 저장된 데이터에 따라 순차적으로 디스차지된다. 제 2 단계 동안, 상기 제 5 및 제 6 제어신호(BLSLT0, BLSLT1)은 소정의 시간(t2) 간격으로 전원전압(Vcc)보다 낮은 기준전압(VREF) 상태로 활성화된다. 상기 제 5 및 제 6 NMOS 트랜지스터들(N3, N4)은 상기 제 5 및 제 6 제어신호(BLSLT0, BLSLT1)에 응답하여 순차적으로 턴 온 된다. 여기에서, 상기 제 5 및 제 6 NMOS 트랜지스터들(N3, N4)에 전원전압(Vcc)보다 낮은 기준전압(VREF)이 제공되는 이유는 상기 제 5 및 제 6 NMOS 트랜지스터들(N3, N4)에 흐르는 전류를 제한하기 위함이다. 즉, 상기 제 5 및 제 6 NMOS 트랜지스터들(N3, N4)의 전류 제한은 제 1 및 제 2 래치들(351, 352)에서 전류 스파이크가 발생되는 것을 방지한다.
제 2 단계 동안, 제 1 및 제 3 제어신호(BLSHFe0, BLSHFe1)는 하이 레벨 상태에 있으므로 제 1 및 제 3 NMOS 트랜지스터들(Ne1, Ne2)은 모두 턴 온 된다. 그 결과 제 1 래치들(351)에 저장된 데이터에 따라 제 1 비트라인들(BLe00~BLe0N)이 먼저 디스차지된다. 그리고 소정의 시간(t2)이 경과된 후에, 제 2 래치들(352)에 저장된 데이터에 따라 제 3 비트라인들(BLe10~BLe1N)이 디스차지된다. 여기에서, 상기 제 1 및 제 2 래치들(351, 352)에 저장된 데이터가 "0"이면, 대응되는 비트라인들은 디스차지된다. 그러나 상기 제 1 및 제 2 래치들(351, 352)에 저장된 데이터가 "1"이면, 대응되는 비트라인들은 프리차지 상태를 유지한다.
제 2 단계가 완료된 다음에, 선택된 워드라인(selected W/L)에 프로그램 전압이 인가된다. 프로그램 동작이 수행된 다음에, 모든 비트라인들은 디스챠지된다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 낸드 플래시 메모리 장치는 프로그램 동작시 페이지 버퍼에 저장된 데이터에 따라 복수개의 비트라인들을 일정 단위로 순차적으로 셋업한다. 위의 실시예에서, 제 1 래치들(351)에 저장된 데이터에 따라 제 1 비트라인들(BLe00~BLe0N)을 셋업한 다음에, 제 2 래치들(352)에 저장된 데이터에 따라 제 3 비트라인들(BLe10~BLe1N)을 셋업한다. 즉, 본 발명에 따른 낸드 플래시 메모리 장치는 프로그램 동작시 비트라인 셋업 과정에서 발생되는 커플링 커패시턴스의 영향을 줄이기 위해, 모든 비트라인들을 동시에 셋업하지 않고 일정 단위로 순차적으로 셋업한다. 이렇게 함으로써 비트라인들(BLe, BLo)과 스트링 선택 라인(SSL), 그리고 스트링 선택 라인(SSL)과 블록 선택 라인(BLKWL) 사이에 발생되는 커플링 커패시턴스의 영향을 줄일 수 있다.
본 명세서에서는 설명의 편의상, 비트라인들을 크게 두 개의 그룹으로 구분하였으나, 이 보다 더 많은 그룹으로 구분될 수도 있음은 자명한 사실이다. 만약, 비트라인들이 n개의 그룹으로 구분된다면, 커플링 커패시턴스의 영향은 1/n으로 줄 어들 것이다. 커플링 커패시턴스의 영향이 줄어들면, 프로그램 전압은 선택된 워드라인으로 보다 정상적으로 제공될 것이다.
도 5는 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다. 도 5를 참조하면, 상기 낸드 플래시 메모리 장치(500)는 셀 어레이(510)를 중심으로 하여 제 1 페이지 버퍼(550)와 제 2 페이지 버퍼(560)가 대칭적으로 배열되어 있다. 이러한 배열 방식을 "탑/다운(TOP/DOWN) 페이지 버퍼" 방식이라고 부른다.
탑/다운 페이지 버퍼 방식에서, 상기 셀 어레이(510)와 제 1 페이지 버퍼(550) 사이에는 제 1 스위치 회로(530)가 연결되어 있다. 상기 제 1 스위치 회로(530)는 제 1 제어회로(535)에 의해 제어된다. 한편, 상기 셀 어레이(510)와 제 2페이지 버퍼(560) 사이에는 제 2 스위치 회로(540)가 연결되어 있다. 상기 제 2 스위치 회로(540)는 제 2 제어회로(545)에 의해 제어된다. 상기 낸드 플래시 메모리 장치(500)의 동작 원리는 도 3 및 도 4에 도시된 바에 의해 충분히 이해될 수 있으므로 상세한 설명을 생략한다.
종래의 탑/다운 페이지 버퍼 방식의 낸드 플래시 메모리 장치에서, 제 1 및 제 2 스위치 회로에 제공되는 제어신호들 중에서 BLSHFe0과 BLSHFe1, BLSHFo0과 BLSHFo1, 그리고 BLSLT0과 BLSLT1은 동시에 활성화된다. 종래의 탑/다운 페이지 버퍼 방식의 낸드 플래시 메모리 장치는 프로그램 동작시 비트라인 셋업 과정에서 비트라인들이 동시에 디스차지된다. 따라서 커플링 커패시턴스의 영향으로 프로그램 페일 현상이 발생될 수 있다. 그러나 본 발명에 따른 낸드 플래시 메모리 장치에서 는 BLSHFe0과 BLSHFe1 또는 BLSHFo0과 BLSHFo1, 그리고 BLSLT0과 BLSLT1은 소정의 시간 간격을 두고 순차적으로 활성화된다. 따라서 본 발명에 따른 낸드 플래시 메모리 장치는 비트라인 셋업 과정에서 발생되는 커플링 커패시턴스의 영향을 크게 줄일 수 있기 때문에 프로그램 페일 현상을 방지할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 낸드 플래시 메모리 장치 및 그것의 프로그램 방법은 비트라인 셋업 과정에서 모든 비트라인들을 동시에 셋업하지 않고 일정 단위로 순차적으로 셋업한다. 따라서 비트라인 셋업 과정 및 페이지 버퍼에 저장된 데이터를 로딩하는 과정에서 발생되는 커플링 커패시턴스의 영향을 줄일 수 있고, 프로그램의 페일 현상을 방지할 수 있다.

Claims (18)

  1. 복수개의 비트라인들에 연결되는 셀 어레이;
    상기 복수개의 비트라인들을 통해 상기 셀 어레이에 연결되며, 상기 셀 어레이에 프로그램될 데이터를 저장하는 페이지 버퍼; 및
    상기 페이지 버퍼에 저장된 데이터에 따라, 상기 복수개의 비트라인들을 일정 단위로 순차적으로 셋업하는 비트라인 셋업회로를 포함하는 낸드 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비트라인 셋업회로는,
    상기 복수개의 비트라인들을 전기적으로 연결하거나 차단하는 스위치 회로; 및
    상기 복수개의 비트라인들이 일정 단위로 연결되거나 차단되도록 상기 스위치 회로를 제어하는 제어회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 스위치 회로는, 상기 복수개의 비트라인들에 설치된 스위치들로 구성되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 스위치들은 NMOS 트랜지스터들인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 페이지 버퍼는 상기 셀 어레이의 위쪽과 아래쪽에 위치하는 제 1 및 제 2 페이지 버퍼를 포함하며;
    상기 비트라인 셋업회로는 상기 셀 어레이와 상기 제 1 페이지 버퍼 사이에 연결된 제 1 비트라인들을 셋업하는 제 1 비트라인 셋업회로, 그리고 상기 셀 어레이와 상기 제 2 페이지 버퍼 사이에 연결된 제 2 비트라인들을 셋업하는 제 2 비트라인 셋업회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 비트라인들은 순차적으로 셋업되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  7. 셀 어레이;
    상기 셀 어레이에 연결된 제 1 비트라인들;
    상기 셀 어레이에 연결되며, 상기 제 1 비트라인들과 교대로 배열된 제 2 비 트라인들;
    상기 제 1 비트라인들 및 상기 제 2 비트라인들의 결합노드에 연결된 제 3 비트라인들;
    상기 제 3 비트라인들에 연결되며, 상기 셀 어레이에 프로그램될 데이터를 저장하는 페이지 버퍼; 및
    상기 페이지 버퍼에 저장된 데이터에 따라, 상기 제 1 내지 제 3 비트라인들을 일정 단위로 순차적으로 셋업하는 비트라인 셋업회로를 포함하는 낸드 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 비트라인 셋업회로는,
    상기 제 1 내지 제 3 비트라인들을 전기적으로 연결하거나 차단하는 스위치 회로; 및
    상기 제 1 내지 제 3 비트라인들이 일정 단위로 연결되거나 차단되도록 상기 스위치 회로를 제어하는 제어회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 스위치 회로는, 상기 제 1 내지 제 3 비트라인들 각각에 설치된 스위치들로 구성되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 비트라인들에 설치된 스위치들은, NMOS 트랜지스터들인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어회로는, 비트라인 셋업시 상기 제 1 비트라인들 또는 상기 제 2 비트라인들이 일정 단위로 순차적으로 연결되도록 상기 NMOS 트랜지스터들을 제어하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제 3 비트라인들에 설치된 스위치들은, NMOS 트랜지스터들인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제어회로는, 비트라인 셋업시 상기 제 3 비트라인들이 일정 단위로 순차적으로 연결되도록 상기 NMOS 트랜지스터들을 제어하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  14. 제 9 항에 있어서,
    상기 스위치들은 NMOS 트랜지스터들인 것을 특징으로 하는 낸드 플래시 메모리 장치.
  15. 낸드 플래시 메모리 장치의 프로그램 방법에 있어서:
    a) 셀 어레이에 프로그램될 데이터를 페이지 버퍼에 저장하는 단계;
    b) 상기 페이지 버퍼에 저장된 데이터에 따라, 복수개의 비트라인들을 일정 단위로 순차적으로 셋업하는 단계; 및
    c) 복수개의 비트라인들을 모두 셋업한 다음에, 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함하는 프로그램 방법.
  16. 제 15 항에 있어서,
    상기 b) 단계는,
    b1) 상기 복수개의 비트라인들을 프리차지하는 단계; 및
    b2) 상기 페이지 버퍼에 저장된 데이터에 따라, 상기 복수개의 비트라인들을 일정 단위로 순차적으로 디스차지하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
  17. 제 16 항에 있어서,
    상기 b2) 단계에서, 상기 페이지 버퍼에 저장된 데이터가 '0'인 경우에, 대응되는 비트라인은 디스차지되는 것을 특징으로 하는 프로그램 방법.
  18. 제 16 항에 있어서,
    상기 b2) 단계에서, 상기 페이지 버퍼에 저장된 데이터가 '1'인 경우에, 대응되는 비트라인은 프리차지 상태를 유지하는 것을 특징으로 하는 프로그램 방법.
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US11/242,013 US7443728B2 (en) 2004-12-31 2005-10-04 NAND flash memory device and method of programming same
JP2005331824A JP4907957B2 (ja) 2004-12-31 2005-11-16 Ｎａｎｄフラッシュメモリ装置及びそれのプログラム方法
CN2005101357159A CN1832024B (zh) 2004-12-31 2005-12-28 Nand闪存装置及其编程方法
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100694967B1 (ko) * 2005-06-29 2007-03-14 주식회사 하이닉스반도체 프로그램 동작시 에러 발생 비율을 감소시키는 플래시메모리 장치 및 그 프로그램 동작 제어 방법
JP4564476B2 (ja) * 2006-09-04 2010-10-20 株式会社東芝 半導体装置
KR101227368B1 (ko) * 2007-11-05 2013-01-29 삼성전자주식회사 낸드 플래시 메모리 소자의 프로그래밍 방법 및 데이터읽기 방법.
JP5214393B2 (ja) * 2008-10-08 2013-06-19 株式会社東芝 半導体記憶装置
US9123397B2 (en) * 2013-08-19 2015-09-01 Infineon Technologies Ag Circuit arrangement and method for operating a circuit arrangement
US10037801B2 (en) * 2013-12-06 2018-07-31 Hefei Reliance Memory Limited 2T-1R architecture for resistive RAM
US9887009B2 (en) * 2014-10-14 2018-02-06 Macronix International Co., Ltd. Memory page buffer with simultaneous multiple bit programming capability
JP5992983B2 (ja) * 2014-12-03 2016-09-14 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR20180057431A (ko) 2016-11-22 2018-05-30 삼성전자주식회사 비휘발성 메모리 장치
KR102400098B1 (ko) * 2017-01-25 2022-05-23 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그램 방법
KR20210020697A (ko) 2019-08-16 2021-02-24 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
TWI701669B (zh) * 2019-09-19 2020-08-11 旺宏電子股份有限公司 及式快閃記憶體

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3594626B2 (ja) * 1993-03-04 2004-12-02 株式会社ルネサステクノロジ 不揮発性メモリ装置
US5537350A (en) * 1993-09-10 1996-07-16 Intel Corporation Method and apparatus for sequential programming of the bits in a word of a flash EEPROM memory array
KR0140179B1 (ko) * 1994-12-19 1998-07-15 김광호 불휘발성 반도체 메모리
KR100206696B1 (ko) * 1995-12-21 1999-07-01 김광호 불휘발성 반도체 메모리의 프로그램 방법
KR100255955B1 (ko) * 1997-07-29 2000-05-01 윤종용 플래시 메모리 장치 및 그것의 프로그램 방법
US5969986A (en) * 1998-06-23 1999-10-19 Invox Technology High-bandwidth read and write architectures for non-volatile memories
JP3920550B2 (ja) * 1999-09-27 2007-05-30 株式会社東芝 不揮発性半導体記憶装置
US6160750A (en) * 2000-02-04 2000-12-12 Advanced Micro Devices, Inc. Noise reduction during simultaneous operation of a flash memory device
KR100343285B1 (ko) * 2000-02-11 2002-07-15 윤종용 프로그램 시간을 단축시킬 수 있는 플래시 메모리 장치의프로그램 방법
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
JP4530562B2 (ja) 2001-03-27 2010-08-25 ローム株式会社 不揮発性メモリ
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP4004809B2 (ja) * 2001-10-24 2007-11-07 株式会社東芝 半導体装置及びその動作方法
JP3987715B2 (ja) * 2001-12-06 2007-10-10 富士通株式会社 不揮発性半導体メモリおよび不揮発性半導体メモリのプログラム電圧制御方法
KR100471167B1 (ko) 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치
JP4086584B2 (ja) * 2002-08-08 2008-05-14 富士通株式会社 試験工程を簡略化できるメモリカード及びメモリカードの試験方法
KR100539964B1 (ko) * 2003-06-27 2005-12-28 주식회사 하이닉스반도체 반도체 메모리 소자의 프리차지 장치 및 이를 이용한 프리차지 방법
JP2006107546A (ja) * 2004-09-30 2006-04-20 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法

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