KR100539445B1 - 플래시 메모리 장치 및 그 구동 방법 - Google Patents

플래시 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 장치 및 그 구동 방법에 관한 것으로, 리드 동작이나 프로그램 동작 시 모든 페이지 버퍼를 동시에 동작시키지 않고 짝수번째 페이지 버퍼를 먼저 동작시킨 후 홀수번째 페이지 버퍼를 동작시키는 방식으로 연속해서 페이지 버퍼를 동작시킴으로써, 서로 인접한 페이지 버퍼의 특정 노드에서 서로 다른 레벨의 전압이 인가되더라도 상호 간섭(Cross talk)이 발생되는 것을 방지하여 회로의 신뢰성을 향상시킬 수 있다.

Description

플래시 메모리 장치 및 그 구동 방법{FLASH MEMORY DEVICE AND METHOD FOR DRIVING DEVICE}
본 발명은 플래시 메모리 장치 및 그 구동 방법에 관한 것으로, 특히 서로 인접한 노드에서 전압 레벨이 서로 다른 경우 데이터 간섭을 방지할 수 있는 플래시 메모리 장치 및 그 구동 방법에 관한 것이다.
난드 플래시 메모리 소자에서는 플래시 메모리 셀에 저장된 데이터를 빠른 속도로 리드하거나, 저장될 데이터를 플래시 메모리 셀로 빠르게 전달하기 위하여 페이지 버퍼를 구비하고 있다.
도 1은 일반적인 플래시 메모리 장치의 구성을 설명하기 위한 회로도이다.
도 1을 참조하면, 난드 플래시 메모리 소자의 메모리 셀 어레이는 다수의 스트링(string1 내지 stringn)으로 이루어지며, 하나의 스트링은 드레인 셀렉트 트랜지스터(DST), 다수의 셀(C1 내지 Cn) 및 소오스 셀렉트 트랜지스터(SST)가 직렬로 접속된 구조로 이루어진다. 드레인 셀렉트 트랜지스터(DST)들의 게이트는 서로 연결되어 드레인 셀렉트 라인(DSL)이 되며, 소오스 셀렉트 트랜지스터(SST)들의 게이트는 서로 연결되어 소오스 셀렉트 라인(SSL)이 된다. 그리고, 행방향 셀들의 게이트가 서로 연결되어 각각의 워드 라인(WL1 내지 WLn)이 되며, 하나의 워드라인이 하나의 페이지(Page)가 된다.
한편, 다수의 스트링 중에서 두 개의 스트링(예를 들면, string1 및 string2)마다 각각의 비트라인(BLe1 및 BLo1)을 통해 하나의 페이지 버퍼(120e)에 연결된다. 이때, 스트링들(string1 및 string2)은 모두 활성화가 되는 것이 아니라, 홀수번째 또는 짝수번째 스트링만이 활성화되어 전기적으로 페이지 버퍼(120e)에 연결된다. 그리고, 각각의 셀에 저장된 데이터들은 페이지 단위로 각각의 페이지 버퍼(120e 및 120o)에 저장되며, 각각의 페이지 버퍼(120e 및 120o)에 저장된 데이터들은 Y-디코더(130)을 통해 데이터 라인(DL)으로 전달된다.
여기서, 페이저 버퍼의 구성 및 동작을 보다 상세하게 설명하면 다음과 같다.
도 2는 도 1에 도시된 페이지 버퍼의 구성 및 동작을 설명하기 위한 회로도이다.
도 2를 참조하면, 페이지 버퍼는 한 쌍의 비트 라인들(BLe 및 BLo)에 연결되어 있다. 비트 라인(BLe)과 감지 노드(SO) 사이에는 NMOS 트랜지스터(N1)가 연결되며, 리드 또는 프로그램 동작 시 이븐 비트라인 선택신호(BLSe)에 비트 라인(BLe)과 감지 노드(SO)를 전기적으로 연결시킨다. 비트 라인(BLo)과 감지 노드(SO) 사이에는 NMOS 트랜지스터(N2)가 연결되며, 리드 또는 프로그램 동작 시 오드 비트라인 선택신호(BLSo)에 비트 라인(BLo)과 감지 노드(SO)를 전기적으로 연결시킨다.
비트 라인(BLe)과 제어 신호 라인(VIRPWR) 사이에는 NMOS 트랜지스터(M3)가 연결되고, 비트 라인(BLo)과 제어 신호 라인(VIRPWR) 사이에는 NMOS 트랜지스터(M4)가 연결되어 있다. NMOS 트랜지스터들(M3 및 M4)은 제어 신호들(DISCHe 및 DISCHo)에 의해서 각각 제어되어, 비트 라인(BLe)나 비트 라인(BLo)을 각각 디스챠지 시킨다.
앞서 설명된 트랜지스터들(M1 내지 M4)은 비트 라인 선택 및 바이어스 회로(bit line selecting and biasing circuit)를 구성하며, 비트 라인 선택 및 바이어스 회로는 프로그램/읽기 동작 시 비트 라인들(BLe 및 BLo) 중 어느 하나를 선택하고 선택된 비트 라인을 감지 노드(SO)에 연결하고, 비선택된 비트 라인을 플로팅 시킨다.
한편, 전원 전압 단자(VCC)와 감지 노드(SO) 사이에는 PMOS 트랜지스터(P1)가 연결되며, 프리챠지 신호(PRECHb)에 따라 동작 초기에 감지 노드(SO)를 일정 전압 이상으로 프리챠지시킨다. 감지 노드(SO)와 출력 노드 사이에는 NMOS 트랜지스터(N3)가 접속되며, 프로그램 동작 시 프로그램 전달신호(PGM)에 따라 감지 노드(SO)와 출력 노드를 전기적으로 연결시켜 외부로부터 입력되는 데이터를 비트 라인으로 전달하는 역할을 한다.
출력 노드에는 래치(LAT1)의 제1 단자가 접속되며, 래치(LAT1)는 인버터들(INV1 및 INV2)로 구성된다. 래치(LAT1)는 비트 라인을 통해 전달되는 셀에 저장된 데이터를 저장하거나 프로그램을 위해 외부로부터 입력되는 데이터를 저장한다. 한편, 래치(LAT1)의 제2 단자와 접지 단자 사이에는 NMOS 트랜지스터들(N4 및 N5)가 접속된다. 이때, NMOS 트랜지스터(N4)는 감지 노드(SO)의 전위에 따라 동작하고, NMOS 트랜지스터(N5)는 리드 제어신호(MLCH)에 따라 리드 동작 시 턴온된다.
추가로, 래치(LAT1)의 제1 단자와 접지 단자 사이에는 NMOS 트랜지스터(N6)가 접속되며, 초기화 신호(MRST)에 따라 초기에 래치(LAT1)에 저장되는 데이터를 '0'으로 세팅한다.
상기의 구성이 페이지 버퍼의 기본 구성으로써, 그 외에도 페이지 버퍼의 기능 향상이나 전기적 특성을 향상시키기 위하여 부수적인 요소들이 추가로 접속될 수 있다.
파형도를 참조하여 상기의 구성으로 이루어진 페이지 버퍼의 동작을 설명하면 다음과 같다.
도 3은 도 2에 도시된 페이지 버퍼의 동작을 설명하기 위한 파형도이다.
도 2 및 도 3을 참조하면, 초기화 구간(t1)에서는 초기화 신호(MRST)에 따라 래치(LAT1)에 '0'데이터를 저장한다.
프리 챠지 구간(t2)에서는 프리챠지 신호(PRECHb)에 따라 전원 전압 단자(Vcc)에 접속된 PMOS 트랜지스터(P1)를 턴온되면서 전원전압이 감지 노드(SO)로 전달되어 감지 노드(SO)가 Vcc 레벨까지 프리챠지된다. 그리고, 이븐 비트라인 선택 신호(BSLe)에 따라 이븐 비트라인(BLe)과 감지 노드(SO)가 전기적으로 연결되면서 이븐 비트라인(BLe)도 소정의 레벨까지 프리챠지된다. 이후, 프리챠지 신호(PRECHb)에 의해 PMOS 트랜지스터(P1)는 턴오프되고, 감지 노드(SO)와 이븐 비트라인(BLe)이 프리챠지된 상태를 유지한다.
리드 구간(t3)에서는 이븐 비트라인 선택 신호(BSLe)에 따라 NMOS 트랜지스터(N1)가 턴온되면서 이븐 비트라인(BLe)과 감지 노드(SO)가 다시 연결된다. 이때, 리드 대상 셀에는 리드 동작을 위한 바이어스가 인가되고, 셀의 프로그램 상태에 따라 이븐 비트라인(BLe)의 전위가 유지되거나 접지 레벨로 낮아진다. 이에 따라, 감지 노드(SO)의 레벨도 동일하게 변한다. 이 상태에서, 리드 제어신호(MLCH)에 따라 NMOS 트랜지스터(N5)가 턴온되는데, 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N4)가 턴온되면 NMOS 트랜지스터들(N4 및 N5)을 통해 접지 단자가 래치(LAT1)의 제2 단자와 연결되어 래치(LAT1)는 하이 레벨의 '1'데이터를 출력한다. 그리고, 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N4)가 턴오프되면 래치(LAT1)는 로우 레벨의 '0'데이터를 그대로 출력한다.
그래프에서는 감지 노드(SO)의 전위가 낮아지면서 래치(LAT1)가'0'데이터를 그대로 출력하는 경우를 도시하고 있다.
상기의 과정에서 페이지 버퍼의 감지 노드 전위가 인접한 페이지 버퍼의 감지 노드 전위와 다를 경우 상호 간섭(Cross talk)이 발생될 수 있으며, 이로 인해 리드 에러가 발생할 수 있다.
이러한 현상은 소자의 집적도가 높아질수록 셀의 간격이 좁아지고 인접한 감지 노드 사이의 거리도 좁아지기 때문에 더욱 더 심해진다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 장치 및 그 구동 방법은 리드 동작이나 프로그램 동작 시 모든 페이지 버퍼를 동시에 동작시키지 않고 짝수번째 페이지 버퍼를 먼저 동작시킨 후 홀수번째 페이지 버퍼를 동작시키는 방식으로 연속해서 페이지 버퍼를 동작시킴으로써, 서로 인접한 페이지 버퍼의 특정 노드에서 서로 다른 레벨의 전압이 인가되더라도 상호 간섭(Cross talk)이 발생되는 것을 방지하여 회로의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리 장치는 다수의 메모리 셀들로 이루어진 메모리 셀 어레와, 비트라인들을 통해 메모리 셀들과 각각 연결된 다수의 페이지 버퍼, 및 페이지 버퍼의 동작을 제어하는 동작 제어 신호를 지연시키기 위한 지연 수단을 포함하며, 다수의 페이지 버퍼 중 홀수 번째 페이지 버퍼는 동작 제어 신호에 따라 동작하고, 짝수 번째 페이지 버퍼는 지연된 동작 제어 신호에 따라 동작하여, 홀수 번째 페이지 버퍼와 짝수 번째 페이지 버퍼가 서로 다른 타이밍에 동작한다.
본 발명의 제2 실시예에 따른 플래시 메모리 장치는 다수의 메모리 셀들로 이루어진 메모리 셀 어레이와, 비트라인들을 통해 메모리 셀들과 각각 연결된 다수의 페이지 버퍼, 및 페이지 버퍼의 동작을 제어하는 동작 제어 신호를 지연시키기 위한 지연 수단을 포함하며, 다수의 페이지 버퍼 중 짝수 번째 페이지 버퍼는 동작 제어 신호에 따라 동작하고, 홀수 번째 페이지 버퍼는 지연된 동작 제어 신호에 따라 동작하여, 홀수 번째 페이지 버퍼와 짝수 번째 페이지 버퍼가 서로 다른 타이밍에 동작한다.
여기서, 지연수단이 페이지 버퍼의 동작 제어 신호인 리드 제어신호를 지연시킬 수 있다.
또는, 지연 수단은 페이지 버퍼의 동자 제어 신호 중 비트라인 선택 신호를 지연시키기 위한 제1 지연 수단, 및 페이지 버퍼의 동자 제어 신호 중 리드 제어신호를 지연시키기 위한 제2 지연 수단을 포함할 수 있다.
본 발명의 제3 실시예에 따른 플래시 메모리 장치는 다수의 메모리 셀들로 이루어진 메모리 셀 어레이와, 비트라인들을 통해 메모리 셀들과 각각 연결된 다수의 페이지 버퍼와, 페이지 버퍼의 동작을 제어하는 제1 동작 제어 신호를 지연시키기 위한 지연 수단, 및 페이지 버퍼의 동작을 제어하는 제2 동작 제어 신호의 펄스폭을 제어하기 위한 펄스 폭 제어수단을 포함하며, 다수의 페이지 버퍼 중 홀수 번째 페이지 버퍼는 제2 동작 제어 신호가 인가되는 동안 제1 동작 제어 신호에 따라 동작하고, 짝수 번째 페이지 버퍼는 제2 동작 제어 신호가 인가되는 동안 지연된 제1 동작 제어 신호에 따라 동작하여, 홀수 번째 페이지 버퍼와 짝수 번째 페이지 버퍼가 서로 다른 타이밍에 동작한다.
본 발명의 제4 실시예에 따른 플래시 메모리 장치는 다수의 메모리 셀들로 이루어진 메모리 셀 어레이와, 비트라인들을 통해 메모리 셀들과 각각 연결된 다수의 페이지 버퍼와, 페이지 버퍼의 동작을 제어하는 제1 동작 제어 신호를 지연시키기 위한 지연 수단, 및 페이지 버퍼의 동작을 제어하는 제2 동작 제어 신호의 펄스폭을 제어하기 위한 펄스 폭 제어수단을 포함하며, 다수의 페이지 버퍼 중 짝수 번째 페이지 버퍼는 제2 동작 제어 신호가 인가되는 동안 제1 동작 제어 신호에 따라 동작하고, 홀수 번째 페이지 버퍼는 제2 동작 제어 신호가 인가되는 동안 지연된 제1 동작 제어 신호에 따라 동작하여, 홀수 번째 페이지 버퍼와 짝수 번째 페이지 버퍼가 서로 다른 타이밍에 동작한다.
여기서, 지연수단이 페이지 버퍼의 제1 동작 제어 신호인 리드 제어신호를 지연시킬 수 있다. 그리고, 펄스 폭 제어수단이 페이지 버퍼의 제2 동작 제어 신호인 비트라인 선택 신호의 펄스폭을 증가시킬 수 있다.
본 발명의 제1 실시예에 따른 플래시 메모리 장치의 구동 방법은 비트라인들을 통해 메모리 셀들과 각각 연결된 다수의 페이지 버퍼들을 초기화하는 단계와, 메모리 셀 어레이에 포함된 다수의 페이지 중 하나의 페이지를 선택하는 단계, 및 다수의 페이지 버퍼 중 홀수 번째 페이지 버퍼에 동작 제어 신호를 인가하여 메모리 셀에 저장된 데이터를 독출하고, 짝수 번째 페이지 버퍼에는 지연된 동작 제어 신호를 인가하여 홀수 번째 페이지 버퍼가 동작한 후에 메모리 셀에 저장된 데이터를 독출하는 단계를 포함한다.
여기서, 페이지 버퍼로 인가되는 동작 제어 신호에 리드 제어신호 및 비트라인 선택 신호가 포함되며, 짝수 번째 페이지 버퍼로 지연된 리드 제어신호 및 지연된 비트라인 선택 신호를 인가하는 플래시 메모리 장치의 구동 방법.
본 발명의 제2 실시예에 따른 플래시 메모리 장치의 구동 방법은 비트라인들을 통해 메모리 셀들과 각각 연결된 다수의 페이지 버퍼들을 초기화하는 단계와, 메모리 셀 어레이에 포함된 다수의 페이지 중 하나의 페이지를 선택하는 단계와, 다수의 페이지 버퍼 중 짝수 번째 페이지 버퍼에 동작 제어 신호를 인가하여 메모리 셀에 저장된 데이터를 독출하고, 홀수 번째 페이지 버퍼에는 지연된 동작 제어 신호를 인가하여 짝수 번째 페이지 버퍼가 동작한 후에 메모리 셀에 저장된 데이터를 독출하는 단계를 포함한다.
여기서, 페이지 버퍼의 동작 제어 신호 중 하나로 리드 제어신호가 인가되며, 리드 제어신호를 지연시킬 수 있다.
한편, 동작 제어 신호 중 비트라인 선택신호가 인가되는 동안 리드 제어신호 및 지연된 리드 제어신호가 모두 인가될 수 되도록 비트라인 선택신호의 펄스폭을 증가시킬 수 있다.
그리고, 페이지 버퍼로 인가되는 동작 제어 신호에 리드 제어신호 및 비트라인 선택 신호가 포함되며, 홀수 번째 페이지 버퍼로 지연된 리드 제어신호 및 지연된 비트라인 선택 신호를 인가할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 4는 본 발명의 실시예에 따른 플래시 메모리 장치의 구성을 설명하기 위한 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치는 메모리 셀 어레이(210)와, 다수의 페이지 버퍼(220e 및 220o) 및 지연 수단들(240 및 250)을 포함한다.
여기서, 메모리 셀 어레이(210) 구조나 페이지 버퍼(220e 및 220o)는 종래 기술과 동일하므로 설명을 생략하기로 한다.
본 발명에서 특징 중 하나는 짝수 번째 페이지 버퍼(220e)와 홀수 번째 페이지 버퍼(220o)를 각각 다른 타이밍에서 따로따로 동작시킨다는 것이다. 이를 위해, 짝수 번째 페이지 버퍼(220e)로 동작 제어 신호를 지연시켜 입력하거나, 홀수 번째 페이지 버퍼(220o)로 동작 제어 신호를 지연시켜 입력하는 방식으로, 짝수 번째 페이지 버퍼(220e)와 홀수 번째 페이지 버퍼(220o)를 각각 다른 타이밍에서 따로따로 동작시킨다.
이렇게, 동작 제어 신호를 지연시켜 입력하기 위하여 본원발명에서는 지연 수단(240 및 250)을 구비한다. 좀 더 구체적으로 예를 들어 설명하면, 제1 지연 수단(240)으로 리드 동작 시 입력되는 동작 제어 신호 중 비트라인 선택신호(BSLo 및 BSLe)를 지연시키고, 제2 지연 수단(250)으로 리드 동작 시 입력되는 동작 신호 중 리드 제어 신호(MLCH)를 지연시킨다. 그리고, 지연된 비트라인 선택신호(BSLod 및 BSLed)와 지연된 리드 제어 신호(MLCHd)를 짝수 번째 페이지 버퍼(220e)로 입력하면, 홀수 번째 페이지 버퍼(220o)는 정상적인 타이밍에 동작하고 짝수 번째 페이지 버퍼(220e)는 보다 늦은 타이밍에 동작하기 때문에, 서로에 대한 간섭을 방지할 수 있다.
파형도를 참조하여 상기의 동작을 좀 더 구체적으로 설명하면 다음과 같다.
도 5는 도 4에 도시된 플래시 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 2, 도 4 및 도 5를 참조하면, 초기화 구간(t1)에서는 종래와 마찬가지로 초기화 신호(MRST)에 의해 NMOS 트랜지스터(N6)가 턴온되면서 모든 페이지 버퍼의 래치(LAT1)에 '0'데이터가 저장된다.
프리 챠지 구간(t2)에서도 동일하게 진행된다. 즉, 프리챠지 신호(PRECHb)에 따라 전원 전압 단자(Vcc)에 접속된 PMOS 트랜지스터(P1)를 턴온되면서 전원전압이 감지 노드(SO)로 전달되어 모든 페이지 버퍼의 감지 노드(SO)가 Vcc 레벨까지 프리챠지된다. 그리고, 이븐 비트라인 선택 신호(BSLe)에 따라 이븐 비트라인(BLe)과 감지 노드(SO)가 전기적으로 연결되면서 이븐 비트라인(BLe)도 소정의 레벨까지 프리챠지된다. 이후, 프리챠지 신호(PRECHb)에 의해 PMOS 트랜지스터(P1)는 턴오프되고, 감지 노드(SO)와 이븐 비트라인(BLe)이 프리챠지된 상태를 유지한다.
오드 페이지 버퍼 리드 구간(t3)에서는 지연되지 않은 동작 제어 신호, 즉 이븐 비트라인 선택신호(BSLe)와 리드 제어신호(MLCH)가 입력되는 홀수 번째 페이지 버퍼(220o)가 짝수 번째 페이지 버퍼(220e)보다 먼저 동작하면서 셀에 저장된 데이터를 래치(LAT1)에 저장한다.
이븐 페이지 버퍼 리드 구간(t4)에서는 지연된 이븐 비트라인 선택신호(BSLed)와 지연된 리드 제어신호(MLCHd)가 입력되는 짝수 번째 페이지 버퍼(220e)가 동작하면서 셀에 저장된 데이터를 래치(LAT1)에 저장한다.
이렇게, 짝수 번째 페이지 버퍼(220e)와 홀수 번째 페이지 버퍼(220o)를 서로 다른 타이밍에 동작시킴으로써 각각의 감지 노드에 서로 다른 전압이 인가되더라고 상호 간섭 없이 정상적으로 회로가 동작될 수 있다.
상기에서는 홀수 번째 페이지 버퍼(220o)를 먼저 동작시켰지만, 지연된 비트라인 선택신호(BSLed 및 BSLod)와 지연된 리드 제어신호(MLCHd)를 홀수 번째 페이지 버퍼(220o)로 인가하면, 짝수 번째 페이지 버퍼(220e)를 먼저 동작시킬 수도 있다.
한편, 다른 방법으로 짝수 번째 페이지 버퍼(220e)와 홀수 번째 페이지 버퍼(220o)를 다른 타이밍에 각각 동작시킬 수도 있다.
도 6은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 구성을 설명하기 위한 회로도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 플래시 메모리 장치는 메모리 셀 어레이(310)와, 다수의 페이지 버퍼(320e 및 320o)와, 펄스 폭 제어수단(340) 및 지연 수단(350)을 포함한다.
상기의 구성으로 이루어지는 본 발명의 다른 실시예의 특징은, 동작 제어 신호 중 비트라인 선택신호(BSLo 및 BSLe)를 지연시키지 않고 정상적으로 인가하되, 비트라인 선택신호(BSLo 및 BSLe)가 인가되는 동안 짝수 번째 페이지 버퍼(320e)와 홀수 번째 페이지 버퍼(320o)로 인가되는 리드 제어신호(MLCH)를 서로 다른 타이밍에 인가한다. 그러면, 짝수 번째 페이지 버퍼(320e)와 홀수 번째 페이지 버퍼(320o)를 다른 타이밍에 각각 동작시킬 수 있다. 이를 위해, 리드 제어신호(MLCH)를 지연시키기 위한 지연 수단(350)이 필요하다.
한편, 비트라인 선택신호(BSLo 및 BSLe)가 인가되는 동안에 짝수 번째 페이지 버퍼(320e)와 홀수 번째 페이지 버퍼(320o)가 서로 다른 타이밍에 동작해야 하므로, 타이밍 상 동작 마진이 부족할 수 있다. 이러한 문제점을 해결하기 위하여, 펄스 폭 제어수단(340)을 설치하고, 이를 이용하여 비트라인 선택신호(BSLo 및 BSLe)의 펄스폭을 증가시켜 동작 마진을 확보할 수도 있다.
파형도를 참조하여 상기의 동작을 좀 더 구체적으로 설명하면 다음과 같다.
도 7은 도 6에 도시된 플래시 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 2, 도 6 및 도 7을 참조하면, 초기화 구간(t1)에서는 종래와 마찬가지로 초기화 신호(MRST)에 의해 NMOS 트랜지스터(N6)가 턴온되면서 모든 페이지 버퍼의 래치(LAT1)에 '0'데이터가 저장된다.
프리 챠지 구간(t2)에서도 동일하게 진행된다. 즉, 프리챠지 신호(PRECHb)에 따라 전원 전압 단자(Vcc)에 접속된 PMOS 트랜지스터(P1)를 턴온되면서 전원전압이 감지 노드(SO)로 전달되어 모든 페이지 버퍼의 감지 노드(SO)가 Vcc 레벨까지 프리챠지된다. 그리고, 이븐 비트라인 선택 신호(BSLe)에 따라 이븐 비트라인(BLe)과 감지 노드(SO)가 전기적으로 연결되면서 이븐 비트라인(BLe)도 소정의 레벨까지 프리챠지된다. 이후, 프리챠지 신호(PRECHb)에 의해 PMOS 트랜지스터(P1)는 턴오프되고, 감지 노드(SO)와 이븐 비트라인(BLe)이 프리챠지된 상태를 유지한다.
오드 페이지 버퍼 리드 구간(t3)에서는 이븐 비트라인 선택신호(BSLe)와 지연되지 않은 제어신호(MLCH)가 입력되는 홀수 번째 페이지 버퍼(320o)가 짝수 번째 페이지 버퍼(320e)보다 먼저 동작하면서 셀에 저장된 데이터를 래치(LAT1)에 저장한다.
이븐 페이지 버퍼 리드 구간(t4)에서는 이븐 비트라인 선택신호(BSLe)가 계속해서 인가되고 있는 상태에서 지연된 리드 제어신호(MLCHd)가 입력되는 짝수 번째 페이지 버퍼(320e)가 동작하면서 셀에 저장된 데이터를 래치(LAT1)에 저장한다.
상기의 방법을 통해, 짝수 번째 페이지 버퍼(320e)와 홀수 번째 페이지 버퍼(320o)를 서로 다른 타이밍에 동작시킴으로써 각각의 감지 노드에 서로 다른 전압이 인가되더라고 상호 간섭 없이 정상적으로 회로가 동작될 수 있다.
상기에서는 홀수 번째 페이지 버퍼(320o)를 먼저 동작시켰지만, 지연된 리드 제어신호(MLCHd)를 홀수 번째 페이지 버퍼(320o)로 인가시키면, 짝수 번째 페이지 버퍼(320e)를 먼저 동작시킬 수도 있다.
상술한 바와 같이, 본 발명은 리드 동작이나 프로그램 동작 시 모든 페이지 버퍼를 동시에 동작시키지 않고 짝수번째 페이지 버퍼를 먼저 동작시킨 후 홀수번째 페이지 버퍼를 동작시키는 방식으로 연속해서 페이지 버퍼를 동작시킴으로써, 서로 인접한 페이지 버퍼의 특정 노드에서 서로 다른 레벨의 전압이 인가되더라도 상호 간섭(Cross talk)이 발생되는 것을 방지하여 회로의 신뢰성을 향상시킬 수 있다.
도 1은 일반적인 플래시 메모리 장치의 구성을 설명하기 위한 회로도이다.
도 2는 도 1에 도시된 페이지 버퍼의 구성 및 동작을 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 페이지 버퍼의 동작을 설명하기 위한 파형도이다.
도 4는 본 발명의 실시예에 따른 플래시 메모리 장치의 구성을 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 플래시 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 6은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 구성을 설명하기 위한 회로도이다.
도 7은 도 6에 도시된 플래시 메모리 장치의 동작을 설명하기 위한 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
110, 210, 310 : 메모리 셀 어레이
120e, 120o, 210e, 210o, 310e, 310o : 페이지 버퍼
130, 230, 330 : Y-디코더 240, 250, 350 : 지연 수단
340 : 펄스 폭 제어수단

Claims (14)

  1. 다수의 메모리 셀들로 이루어진 메모리 셀 어레이;
    비트라인들을 통해 상기 메모리 셀들과 각각 연결된 다수의 페이지 버퍼; 및
    상기 페이지 버퍼의 동작을 제어하는 동작 제어 신호를 지연시키기 위한 지연 수단을 포함하며,
    상기 다수의 페이지 버퍼 중 홀수 번째 페이지 버퍼는 상기 동작 제어 신호에 따라 동작하고, 짝수 번째 페이지 버퍼는 지연된 동작 제어 신호에 따라 동작하여, 상기 홀수 번째 페이지 버퍼와 상기 짝수 번째 페이지 버퍼가 서로 다른 타이밍에 동작하는 플래시 메모리 장치.
  2. 다수의 메모리 셀들로 이루어진 메모리 셀 어레이;
    비트라인들을 통해 상기 메모리 셀들과 각각 연결된 다수의 페이지 버퍼; 및
    상기 페이지 버퍼의 동작을 제어하는 동작 제어 신호를 지연시키기 위한 지연 수단을 포함하며,
    상기 다수의 페이지 버퍼 중 짝수 번째 페이지 버퍼는 상기 동작 제어 신호에 따라 동작하고, 홀수 번째 페이지 버퍼는 지연된 동작 제어 신호에 따라 동작하여, 상기 홀수 번째 페이지 버퍼와 상기 짝수 번째 페이지 버퍼가 서로 다른 타이밍에 동작하는 플래시 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 지연수단이 상기 페이지 버퍼의 상기 동작 제어 신호인 리드 제어신호를 지연시키는 플래시 메모리 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 지연 수단은 상기 페이지 버퍼의 상기 동자 제어 신호 중 비트라인 선택 신호를 지연시키기 위한 제1 지연 수단; 및
    상기 페이지 버퍼의 상기 동자 제어 신호 중 리드 제어신호를 지연시키기 위한 제2 지연 수단을 포함하는 플래시 메모리 장치.
  5. 다수의 메모리 셀들로 이루어진 메모리 셀 어레이;
    비트라인들을 통해 상기 메모리 셀들과 각각 연결된 다수의 페이지 버퍼;
    상기 페이지 버퍼의 동작을 제어하는 제1 동작 제어 신호를 지연시키기 위한 지연 수단; 및
    상기 페이지 버퍼의 동작을 제어하는 제2 동작 제어 신호의 펄스폭을 제어하기 위한 펄스 폭 제어수단을 포함하며,
    상기 다수의 페이지 버퍼 중 홀수 번째 페이지 버퍼는 상기 제2 동작 제어 신호가 인가되는 동안 상기 제1 동작 제어 신호에 따라 동작하고, 짝수 번째 페이지 버퍼는 상기 제2 동작 제어 신호가 인가되는 동안 지연된 제1 동작 제어 신호에 따라 동작하여, 상기 홀수 번째 페이지 버퍼와 상기 짝수 번째 페이지 버퍼가 서로 다른 타이밍에 동작하는 플래시 메모리 장치.
  6. 다수의 메모리 셀들로 이루어진 메모리 셀 어레이;
    비트라인들을 통해 상기 메모리 셀들과 각각 연결된 다수의 페이지 버퍼;
    상기 페이지 버퍼의 동작을 제어하는 제1 동작 제어 신호를 지연시키기 위한 지연 수단; 및
    상기 페이지 버퍼의 동작을 제어하는 제2 동작 제어 신호의 펄스폭을 제어하기 위한 펄스 폭 제어수단을 포함하며,
    상기 다수의 페이지 버퍼 중 짝수 번째 페이지 버퍼는 상기 제2 동작 제어 신호가 인가되는 동안 상기 제1 동작 제어 신호에 따라 동작하고, 홀수 번째 페이지 버퍼는 상기 제2 동작 제어 신호가 인가되는 동안 지연된 제1 동작 제어 신호에 따라 동작하여, 상기 홀수 번째 페이지 버퍼와 상기 짝수 번째 페이지 버퍼가 서로 다른 타이밍에 동작하는 플래시 메모리 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 지연수단이 상기 페이지 버퍼의 상기 제1 동작 제어 신호인 리드 제어신호를 지연시키는 플래시 메모리 장치.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 펄스 폭 제어수단이 상기 페이지 버퍼의 상기 제2 동작 제어 신호인 비트라인 선택 신호의 펄스폭을 증가시키는 플래시 메모리 장치.
  9. 비트라인들을 통해 메모리 셀들과 각각 연결된 다수의 페이지 버퍼들을 초기화하는 단계;
    메모리 셀 어레이에 포함된 다수의 페이지 중 하나의 페이지를 선택하는 단계;
    상기 다수의 페이지 버퍼 중 홀수 번째 페이지 버퍼에 동작 제어 신호를 인가하여 메모리 셀에 저장된 데이터를 독출하고, 짝수 번째 페이지 버퍼에는 지연된 동작 제어 신호를 인가하여 상기 홀수 번째 페이지 버퍼가 동작한 후에 메모리 셀에 저장된 데이터를 독출하는 단계를 포함하는 플래시 메모리 장치의 구동 방법.
  10. 비트라인들을 통해 메모리 셀들과 각각 연결된 다수의 페이지 버퍼들을 초기화하는 단계;
    메모리 셀 어레이에 포함된 다수의 페이지 중 하나의 페이지를 선택하는 단계;
    상기 다수의 페이지 버퍼 중 짝수 번째 페이지 버퍼에 동작 제어 신호를 인가하여 메모리 셀에 저장된 데이터를 독출하고, 홀수 번째 페이지 버퍼에는 지연된 동작 제어 신호를 인가하여 상기 짝수 번째 페이지 버퍼가 동작한 후에 메모리 셀에 저장된 데이터를 독출하는 단계를 포함하는 플래시 메모리 장치의 구동 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 페이지 버퍼에 상기 동작 제어 신호 중 하나로 리드 제어신호가 인가되며, 상기 리드 제어신호를 지연시키는 플래시 메모리 장치의 구동 방법.
  12. 제 11 항에 있어서,
    상기 동작 제어 신호 중 비트라인 선택신호가 인가되는 동안 상기 리드 제어신호 및 지연된 리드 제어신호가 모두 인가될 수 되도록 상기 비트라인 선택신호의 펄스폭을 증가시키는 플래시 메모리 장치의 구동 방법.
  13. 제 9 항에 있어서,
    상기 페이지 버퍼로 인가되는 동작 제어 신호에 리드 제어신호 및 비트라인 선택 신호가 포함되며, 상기 짝수 번째 페이지 버퍼로 지연된 리드 제어신호 및 지연된 비트라인 선택 신호를 인가하는 플래시 메모리 장치의 구동 방법.
  14. 제 10 항에 있어서,
    상기 페이지 버퍼로 인가되는 동작 제어 신호에 리드 제어신호 및 비트라인 선택 신호가 포함되며, 상기 홀수 번째 페이지 버퍼로 지연된 리드 제어신호 및 지연된 비트라인 선택 신호를 인가하는 플래시 메모리 장치의 구동 방법.
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