KR20050032828A - 전원 노이즈를 줄일 수 있는 반도체 메모리 장치 - Google Patents

전원 노이즈를 줄일 수 있는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20050032828A
KR20050032828A KR1020030068803A KR20030068803A KR20050032828A KR 20050032828 A KR20050032828 A KR 20050032828A KR 1020030068803 A KR1020030068803 A KR 1020030068803A KR 20030068803 A KR20030068803 A KR 20030068803A KR 20050032828 A KR20050032828 A KR 20050032828A
Authority
KR
South Korea
Prior art keywords
data
output
circuit
system clock
clock signal
Prior art date
Application number
KR1020030068803A
Other languages
English (en)
Inventor
이형용
이창수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030068803A priority Critical patent/KR20050032828A/ko
Publication of KR20050032828A publication Critical patent/KR20050032828A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals

Landscapes

  • Dram (AREA)

Abstract

여기에 개시되는 반도체 메모리 장치는 데이터 정보를 저장하는 메모리 셀 어레이와; 상기 메모리 셀 어레이로부터 데이터를 읽는 읽기 회로와; 상기 읽기 회로를 통해 읽혀진 데이터를 외부로 출력하는 데이터 출력 회로와; 그리고 시스템 클록 신호에 동기되어 동작하며, 상기 데이터 출력 회로를 제어하는 수단을 포함하며, 상기 제어 수단은 상기 읽기 회로에 의해서 읽혀진 데이터 비트들 중 일부가 상기 시스템 클록 신호의 일 에지에 동기되어 출력되고 상기 데이터 비트들 중 나머지가 상기 시스템 클록 신호의 다음 에지 이전에 출력되도록 상기 데이터 출력 회로를 제어한다.

Description

전원 노이즈를 줄일 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF REDUCING POWER NOISE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 데이터가 외부로 출력될 때 생기는 전원 노이즈를 줄일 수 있는 장치에 관한 것이다.
점차적으로 시스템의 동작 속도가 빨라짐에 따라, 시스템에서 사용되는 메모리 역시 빠른 동작 속도를 요구하고 있다. 특히, 높은 주파수 대역에서 사용되는 고속 메모리 장치의 데이터 출력 특성은 노이즈에 많은 영향을 받는다. 도 1에는 종래 기술에 따른 반도체 메모리 장치의 개략적인 블록도가 도시되어 있다.
종래 기술에 따른 반도체 메모리 장치 (100)는 데이터 정보를 저장하기 위한 메모리 셀 어레이 (memory cell array) (110)를 포함한다. 메모리 셀 어레이 (110)는 행들 (워드 라인들)과 열들 (비트 라인들)로 배열된 메모리 셀들을 포함한다. 행 디코더 회로 (120) (도면에는 "X-DEC"라 표기됨)는 어드레스 버퍼 회로 (130)를 통해 제공되는 행 어드레스에 응답하여 메모리 셀 어레이 (110)의 행들을 선택한다. 열 디코더 회로 (140) (도면에는 "Y-DEC"라 표기됨)는 어드레스 버퍼 회로 (130)를 통해 제공되는 열 어드레스에 응답하여 메모리 셀 어레이 (110)의 열들을 선택한다. 읽기/쓰기 회로 (150) (도면에는 "RW CKT"라 표기됨)는 행 디코더 회로 (120)와 열 디코더 회로 (140)에 의해서 선택된 메모리 셀들로/로부터 데이터를 기입/독출한다.
계속해서 도 1을 참조하면, 종래 기술에 따른 반도체 메모리 장치 (100)는 데이터 출력 버퍼 회로 (160)와 시스템 클록 회복 회로 (170)를 더 포함한다. 데이터 출력 버퍼 회로 (160)는 시스템 클록 회복 회로 (170)로부터의 클록 신호에 응답하여 읽기/쓰기 회로 (150)로부터 출력되는 데이터 비트들을 입력받고, 입력된 데이터 비트들에 따라 데이터 출력 패드들 (DQ0-DQn) (여기서, n=15)을 구동한다. 데이터 출력 버퍼 회로 (160)는 데이터 출력 패드들 (DQ0-DQn)에 각각 대응하는 버퍼들 (BUF0-BUFn)을 포함하며, 버퍼들 (BUF0-BUFn)은, 도 2에 도시된 바와 같이, 클록 신호 또는 시스템 클록에 동기되어 읽기/쓰기 회로 (150)로부터의 데이터를 래치하여 출력한다. 즉, 버퍼들 (BUF0-BUFn)은 시스템 클록이 로우 레벨에서 하이 레벨로 천이할 때 동시에 입력 데이터 비트들을 래치하고 래치된 값들에 따라 대응하는 패드들을 동시에 구동한다.
하지만, 종래 기술에 따른 반도체 메모리 장치는 다음과 같은 문제점을 갖는다.
VDD 전원과 VDDQ 전원을 구분하여 사용하며, 비트 구조 (bit organization)가 XN인 동기형 메모리 장치의 경우, 시스템 클록의 한 에지에서 N개의 데이터 비트들이 동시에 동기되어 출력된다. 이때, (N-1)개의 데이터 비트들이 하이 레벨에서 로우 레벨로 천이하고 하나의 데이터 비트가 로우 레벨에서 하이 레벨로 천이한다고 가정하면, 데이터 출력 버퍼 회로의 출력 신호의 특성 (예를 들면, slew rate)이 완만하게 되며, 결과적으로 유효 범위를 만족해야 하는 데이터 윈도우 특성이 저하되는 것이다. 좀 더 구체적으로 설명하면, 도 3a을 참조하면, 출력 데이터의 하이-로우 천이와 로우-하이 천이가 서로 동일한 수만큼 발생할 때, 출력 데이터의 슬루우 레이트 (slew rate)에는 별다른 영향을 미치지 못한다. 하지만, DQ<15>를 제외한 나머지 데이터 비트들 (DQ0-DQ15) 모두 하이 레벨에서 로우 레벨로 천이하는 경우, 도 3b에 도시된 바와 같이, 접지 전압 단자 (또는 라인)의 기생 커패시턴스 성분과 순간 소비 전류의 증가로 인해 전압 잡음이 발생하여 접지 전압의 상승이 초래된다. 따라서, DON 신호에 의해서 구동되는 NMOS 트랜지스터의 VGS 전압이 감소하게 됨으로 데이터 비트들 (DQ0-DQ14)의 출력 특성이 저하된다.
본 발명의 목적은 데이터 출력 특성을 향성시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 데이터 정보를 저장하는 메모리 셀 어레이와; 상기 메모리 셀 어레이로부터 데이터를 읽는 읽기 회로와; 상기 읽기 회로를 통해 읽혀진 데이터를 외부로 출력하는 데이터 출력 회로와; 그리고 시스템 클록 신호에 동기되어 동작하며, 상기 데이터 출력 회로를 제어하는 수단을 포함하며, 상기 제어 수단은 상기 읽기 회로에 의해서 읽혀진 데이터 비트들 중 일부가 상기 시스템 클록 신호의 일 에지에 동기되어 출력되고 상기 데이터 비트들 중 나머지가 상기 시스템 클록 신호의 다음 에지 이전에 출력되도록 상기 데이터 출력 회로를 제어한다.
이 실시예에 있어서, 상기 데이터 출력 회로는 비트 구조에 대응하는 패드들에 각각 연결된 N개의 출력 버퍼들을 포함한다.
이 실시예에 있어서, 상기 제어 수단은 상기 시스템 클록 신호를 발생하는 시스템 클록 회복 회로와; 그리고 상기 시스템 클록 신호를 지연시키는 지연 회로를 포함한다.
이 실시예에 있어서, 상기 출력 버퍼들 중 짝수번째 출력 버퍼들은 상기 시스템 클록 신호에 응답하여 대응하는 데이터 비트들을 래치하여 출력하고 상기 출력 버퍼들 중 홀수번째 출력 버퍼들은 상기 지연 회로에 의해서 지연된 클록 신호에 응답하여 대응하는 데이터 비트들을 래치하여 출력한다.
본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
앞서 설명된 바와 같이, 높은 주파수 대역에서 사용되는 고속 메모리 장치의 데이터 출력 특성에 영향을 미치는 잡음 (예를 들면, SSN: Signal Switching Noise)은 동시에 출력되는 데이터 갯수 및 그것의 토포로지에 기인한다. 본 발명에 따른 반도체 메모리 장치는 데이터 출력시 시스템 클록 에지에 동시에 스위칭되는 데이터 갯수를 절반으로 줄여주는 데이터 출력 프로토콜을 지원한다. 이를 위해서, 첫 클록 에지에서 출력될 데이터 비트들 중 절반을 출력하고, 나머지 데이터 비트들은 다음 클록 에지 이전에 스위칭될 수 있도록 하며, 이는 이후 상세히 설명될 것이다. 따라서, 동시에 출력되는 데이터 갯수에 의존하는 SSN 잡음의 감소를 달성할 수 있게 되며 데이터 출력 특성의 향상을 도모하게 된다.
도 4는 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치 (1000)는 데이터 정보를 저장하기 위한 메모리 셀 어레이 (1100)를 포함한다. 메모리 셀 어레이 (1100)는 행들 (워드 라인들)과 열들 (비트 라인들)로 배열된 메모리 셀들을 포함한다. 행 디코더 회로 (1200)는 어드레스 버퍼 회로 (1300)를 통해 제공되는 행 어드레스에 응답하여 메모리 셀 어레이 (1100)의 행들을 선택한다. 열 디코더 회로 (1400)는 어드레스 버퍼 회로 (1300)를 통해 제공되는 열 어드레스에 응답하여 메모리 셀 어레이 (1100)의 열들을 선택한다. 읽기/쓰기 회로 (1500)는 행 디코더 회로 (1200)와 열 디코더 회로 (1400)에 의해서 선택된 메모리 셀들로/로부터 데이터를 기입/독출한다.
계속해서 도 4를 참조하면, 종래 기술에 따른 반도체 메모리 장치 (1000)는 데이터 출력 버퍼 회로 (1600), 시스템 클록 회복 회로 (1700), 그리고 지연 회로 (1800)를 더 포함한다. 데이터 출력 버퍼 회로 (1600)는 시스템 클록 회복 회로 (1700) 및 지연 회로 (1800)로부터의 클록 신호들에 응답하여 읽기/쓰기 회로 (1500)로부터 출력되는 데이터 비트들을 입력받고, 입력된 데이터 비트들에 따라 데이터 출력 패드들 (DQ0-DQn) (여기서, n=15)을 구동한다. 데이터 출력 버퍼 회로 (1600)는 데이터 출력 패드들 (DQ0-DQn)에 각각 대응하는 버퍼들 (BUF0-BUFn)을 포함한다. 버퍼들 (BUF0-BUFn) 중 일부 (예를 들면, 짝수번째 버퍼들 (BUF0, BUF2, BUF4, ..., BUFn-1))는 시스템 클록 회복 회로 (1700)로부터 출력되는 클록 신호에 동기되어 대응하는 데이터 비트들을 각각 래치하고, 버퍼들 (BUF0-BUFn) 중 나머지 (예를 들면, 홀수번째 버퍼들 (BUF1, BUF3, BUF5, ..., BUFn)는 시스템 클록 회복 회로 (1700)로부터 출력되는 클록 신호를 지연시키는 지연 회로 (1800)의 출력 클록 신호에 동기되어 대응하는 데이터 비트들을 각각 래치한다.
본 발명에 따른 반도체 메모리 장치 (1000)에 따르면, 도 5에 도시된 바와 같이, 시스템 클록의 상승 에지에 동기되어 짝수번째 데이터 비트들 (DQ0, DQ2, DQ4, ..., DQn-1)이 출력되고 지연 클록의 상승 에지에 동기되어 홀수번째 데이터 비트들 (DQ1, DQ3, DQ5, ..., DQn)이 출력된다. 따라서, 한 클록 에지에서 동시에 출력되는 데이터의 갯수가 종래 기술과 비교하여 볼 때 절반으로 감소하게 됨으로 데이터 토포로지 및 동시에 스위칭되는 데이터 갯수에 의존하는 잡음 (SSN)이 줄어든다.
도 4에서 지연 회로에 의해서 생성된 지연 클록 신호는 시스템 클럭을 처리하는 위상 보정 회로 (DLL)에서 출력된 내부 클록에 특정 지연을 인가하여 생성시킨 클록 신호이다. 시스템 클록 회복 회로로서 DLL, PLL, 등이 사용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 첫 클록 에지에서 출력될 데이터 비트들 중 절반이 첫 클록 에지에서 출력되고 나머지 데이터 비트들이 다음 클록 에지 이전에 출력되도록 함으로써 데이터의 동시 출력으로 인한 SSN 잡음을 감소시킬 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 보여주는 블록도;
도 2는 도 1에 도시된 반도체 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도;
도 3a 내지 도 3c는 도 1에 도시된 반도체 메모리 장치에서 생기는 전원 노이즈 문제를 설명하기 위한 도면들;
도 4는 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도; 그리고
도 5는 도 4에 도시된 반도체 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100, 1000 : 반도체 메모리 장치 110, 1100 : 메모리 셀 어레이
120, 1200 : 행 디코더 회로 130, 1300 : 어드레스 버퍼 회로
140, 1400 : 열 디코더 회로 150, 1500 : 읽기/쓰기 회로
160, 1600 : 데이터 출력 버퍼 회로 170, 1700 : 시스템 클록 회복 회로
1800 : 지연 회로

Claims (4)

  1. 데이터 정보를 저장하는 메모리 셀 어레이와;
    상기 메모리 셀 어레이로부터 데이터를 읽는 읽기 회로와;
    상기 읽기 회로를 통해 읽혀진 데이터를 외부로 출력하는 데이터 출력 회로와; 그리고
    시스템 클록 신호에 동기되어 동작하며, 상기 데이터 출력 회로를 제어하는 수단을 포함하며,
    상기 제어 수단은 상기 읽기 회로에 의해서 읽혀진 데이터 비트들 중 일부가 상기 시스템 클록 신호의 일 에지에 동기되어 출력되고 상기 데이터 비트들 중 나머지가 상기 시스템 클록 신호의 다음 에지 이전에 출력되도록 상기 데이터 출력 회로를 제어하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 출력 회로는 비트 구조에 대응하는 패드들에 각각 연결된 N개의 출력 버퍼들을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 수단은
    상기 시스템 클록 신호를 발생하는 시스템 클록 회복 회로와; 그리고
    상기 시스템 클록 신호를 지연시키는 지연 회로를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 출력 버퍼들 중 짝수번째 출력 버퍼들은 상기 시스템 클록 신호에 응답하여 대응하는 데이터 비트들을 래치하여 출력하고 상기 출력 버퍼들 중 홀수번째 출력 버퍼들은 상기 지연 회로에 의해서 지연된 클록 신호에 응답하여 대응하는 데이터 비트들을 래치하여 출력하는 반도체 메모리 장치.
KR1020030068803A 2003-10-02 2003-10-02 전원 노이즈를 줄일 수 있는 반도체 메모리 장치 KR20050032828A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030068803A KR20050032828A (ko) 2003-10-02 2003-10-02 전원 노이즈를 줄일 수 있는 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030068803A KR20050032828A (ko) 2003-10-02 2003-10-02 전원 노이즈를 줄일 수 있는 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20050032828A true KR20050032828A (ko) 2005-04-08

Family

ID=37237196

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030068803A KR20050032828A (ko) 2003-10-02 2003-10-02 전원 노이즈를 줄일 수 있는 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20050032828A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100539445B1 (ko) * 2004-08-11 2005-12-27 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 구동 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100539445B1 (ko) * 2004-08-11 2005-12-27 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 구동 방법

Similar Documents

Publication Publication Date Title
US7800957B2 (en) Data output circuit in semiconductor memory apparatus
KR20050101865A (ko) 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법
US11025255B2 (en) Signal generation circuit synchronized with a clock signal and a semiconductor apparatus using the same
US20090278580A1 (en) Clock control circuit and a semiconductor memory apparatus having the same
KR100543937B1 (ko) 데이터 출력제어회로
US20120106278A1 (en) Semiconductor memory device and method for operating the same
US6469557B2 (en) Semiconductor integrated circuit and delayed clock signal generation method
KR100311974B1 (ko) 동기타입 반도체 메모리 디바이스용 내부클럭 발생회로 및 내부클럭 발생방법
US7173878B2 (en) Apparatus for driving output signals from DLL circuit
US6952370B2 (en) Data output buffer capable of controlling data valid window in semiconductor memory devices
JP2004135098A (ja) 出力データのスルーレート制御方式
KR100672128B1 (ko) 어드레스 신호 및 제어 신호들의 입력 동작시 소비 전류를감소시키는 클럭 제어 회로와 이를 포함하는 반도체 메모리장치 및 그 입력 동작 방법
JP2012105126A (ja) 半導体装置
JP5566659B2 (ja) 半導体装置
JP5113433B2 (ja) メモリコントローラ
KR100776740B1 (ko) 반도체 메모리의 데이터 출력장치 및 방법
KR20010009843A (ko) 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로
KR20050032828A (ko) 전원 노이즈를 줄일 수 있는 반도체 메모리 장치
JP2007164697A (ja) 半導体集積回路およびメモリシステム並びにクロック信号設定方法
KR20030039179A (ko) 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치
KR100576450B1 (ko) 동기식 메모리의 데이타 액세스장치
KR100909625B1 (ko) 어드레스 동기 회로
KR100333701B1 (ko) 동기식 디램의 데이터 스트로브 버퍼
KR100318323B1 (ko) 반도체 메모리의 어드레스 신호 발생회로
US20160217844A1 (en) Semiconductor devices and semiconductor systems including the same

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination