KR100506531B1 - 반도체 메모리 장치의 병렬 비트 테스트 방법 및 그테스트 회로 - Google Patents
반도체 메모리 장치의 병렬 비트 테스트 방법 및 그테스트 회로 Download PDFInfo
- Publication number
- KR100506531B1 KR100506531B1 KR10-2003-0079387A KR20030079387A KR100506531B1 KR 100506531 B1 KR100506531 B1 KR 100506531B1 KR 20030079387 A KR20030079387 A KR 20030079387A KR 100506531 B1 KR100506531 B1 KR 100506531B1
- Authority
- KR
- South Korea
- Prior art keywords
- test mode
- data
- test
- memory cells
- circuit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
- G11C2029/2602—Concurrent test
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 메모리 장치의 병렬 비트 테스트 방법 및 병렬 비트 테스트 회로가 제공된다. 본 발명의 일실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 방법은 다수의 메모리 셀로부터 독출된 다수의 데이터를 제 1 테스트 모드로 테스트하거나, 다수의 메모리 셀로부터 독출된 다수의 데이터를 제 2 테스트 모드로 테스트하는 단계 및 제 1 테스트 모드의 출력과 제 2 테스트 모드의 출력을 확인하는 단계를 포함한다.
Description
본 발명은 반도체 메모리 장치의 병렬 비트 테스트 방법 및 이를 구형하는 회로에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치의 병렬 비트 테스트시에 메모리 셀들의 결함을 정확하게 검출할 수 있는 반도체 메모리 장치의 병렬 비트 테스트 방법 및 이를 구현하는 회로에 관한 것이다.
일반적으로 반도체 메모리 장치의 제조 공정(fabrication process)들이 모두 완료되면 반도체 기판 상에 형성된 각각의 반도체 메모리 장치의 여러가지 특성들을 측정하는 반도체 메모리 장치 테스트를 거치게 된다.
반도체 메모리 장치 테스트는 반도체 기판의 제조 공정이나 어셈블리 공정 등의 과정에서의 결함을 발견해 내어 불량품을 제거해서 양품만을 골라내기 위한 과정이다. 반도체 메모리 장치 테스트를 통해서 제조 공정상의 결함이나 설계와 기능상의 불일치가 발견되면 그 정확한 원인을 조사하기 위하여 불량 분석(failure analysis)을 수행하며, 그럼으로써 반도체 메모리 장치의 생산성(through-put)을 높일 수 있다.
반도체 메모리 장치 테스트에서는 반도체 메모리 장치의 실제 동작 상황에 맞추어 반도체 메모리 장치의 기입(write), 독출(read) 동작 등을 측정하는 기능 테스트(function test)를 수행한다. 기능 테스트에서는 반도체 메모리 장치의 다수의 메모리 셀들에 테스트 패턴 데이터를 기입하고, 다수의 메모리 셀들에 기입된 데이터를 독출하여, 테스트 패턴 데이터와 비교한다. 그럼으로써 메모리 셀이 인접하는 메모리 셀들과 커플링되거나 기생하는 커런트 패쓰(bridge) 또는 콘택 불량 등과 같은 제조 공정상의 결함으로 인하여 기입 동작과 독출 동작을 수행한 후에 메모리 셀의 데이터가 반전되는지를 검출할 수 있다. 즉 메모리 셀에 기입되는 테스트 데이터가 하이 데이터인 경우에 독출된 데이터가 로우 데이터로 바뀌거나 메모리 셀에 기입되는 테스트 데이터가 로우 데이터인 경우에 독출된 데이터가 하이 데이터로 바뀌는지를 검출할 수 있다.
최근에는 반도체 메모리 장치의 집적도가 증대됨에 따라 기능 테스트 시간이 증대되고, 이는 테스트 비용을 상승시키는 요인이 된다. 반도체 메모리 장치의 메모리 셀의 수가 N(N은 자연수) 개이고, 데이터 입출력 단자수가 m(m은 자연수) 개라면 N/m 번의 기입 동작과 독출 동작을 수행하여야 전체 메모리 셀을 억세스(access)할 수 있다.
만일 m 개의 입출력 단자 각각에 대하여 동시에 n(n은 자연수) 개의 메모리 셀에 데이터를 기입하거나 독출한다면 N/(m*n) 번만에 전체 메모리 셀의 억세스가 가능하며 기능 테스트 시간은 1/n로 단축된다. 이러한 기능 테스트 방식을 병렬 비트 테스트(parallel bit test; PBT) 또는 멀티 비트 테스트(multi bit test; MBT)라 한다.
도 1은 종래의 반도체 메모리 장치의 병렬 비트 테스트 회로도로서, 대한민국 등록 특허 제 327136호에 개시된 반도체 메로리 장치의 병렬 비트 테스트 회로의 등가 회로도이다. 종래의 반도체 메모리 장치의 병렬 비트 테스트 회로는 2 개의 익스클루시브 노아(exclusive nor) 게이트(1, 2)와 1 개의 논리곱 게이트(3)로 구성된다.
반도체 메모리 장치의 4 개의 메모리 셀들에 각각 테스트 데이터를 기입하고 상기 기입된 데이터를 상기 4 개의 메모리 셀들로부터 독출한다. 그리고 상기 독출된 4 개의 데이터(FDO0 내지 FDO3)는 2 개씩 쌍으로 상기 2 개의 익스클루시브 노아 게이트(1, 2)에 입력되며, 상기 논리곱 게이트(3)는 상기 2 개의 익스클루시브 노아 게이트(1, 2)로부터 출력 신호를 입력받아 테스트 출력 신호(TM)를 제공한다.
그리고 메모리 셀들에 기입되는 4 개의 데이터를 2 개의 익스클루시브 노아 게이트(1, 2)에 입력시켜 논리곱 게이트(3)로 출력되는 출력 신호와 비교한다.
그럼으로써 메모리 셀이 인접하는 메모리 셀들과 커플링되거나 기생하는 커런트 패쓰(bridge) 또는 칸택 불량 등과 같은 제조 공정상의 결함으로 인하여 기입 동작과 독출 동작을 수행한 후에 메모리 셀의 데이터가 반전되는지를 검출할 수 있다.
예를 들어 4 개의 메모리 셀들에 로우/하이/로우/하이 데이터로 구성되는 4 개의 테스트 데이터를 기입하고, 상기 기입된 4 개의 데이터를 상기 4 개의 메모리 셀들로부터 독출한다. 그리고 4 개의 메모리 셀들 중에 하나의 메모리 셀에 상술한 제조 공정상의 결함이 존재하여, 메모리 셀로부터 독출된 4 개의 데이터(FDO0 내지 FDO3)가 로우/하이/로우/로우 데이터로 바뀌는 경우를 상정한다.
4 개의 로우/하이/로우/하이 테스트 데이터를 상기 2 개의 익스클루시브 노아 게이트(1, 2)에 입력시키면 상기 논리곱 게이트(3)는 로우의 출력 신호를 제공한다. 한편, 상기 메로리 셀로부터 독출된 4 개의 로우/하이/로우/로우 데이터(FDO0 내지 FDO3)를 상기 2 개의 익스클루시브 노아 게이트(1, 2)에 입력시키면 상기 논리곱 게이트(3)는 또한 로우의 출력 신호를 제공한다. 그러므로 이 경우에는 메모리 셀에 상술한 제조 공정상의 결함으로 인하여 기입 동작과 독출 동작을 수행한 후에 메모리 셀의 데이터가 반전되는지를 검출할 수 없게 된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 메모리 장치의 병렬 비트 테스트시에 메모리 셀들의 결함을 정확하게 검출할 수 있는 반도체 메모리 장치의 병렬 비트 테스트 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 상기 방법을 구현할 수 있는 회로를 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 병렬 비트 테스트 방법은 반도체 메모리 장치의 다수의 메모리 셀들에 각각 데이터를 기입하는 단계, 상기 다수의 메모리 셀들에 기입된 각각의 데이터를 독출하는 단계, 상기 메모리 셀들에 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 상보적인 데이터인지를 검출하는 제 1 테스트 모드와 상기 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 동일한 데이터인지를 검출하는 제 2 테스트 모드로 상기 독출된 다수의 데이터를 테스트하는 단계 및 상기 제 1 테스트 모드의 출력과 상기 제 2 테스트 모드의 출력을 확인하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로는 반도체 메모리 장치의 다수의 메모리 셀들에 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 상보적인 데이터인지를 검출하는 제 1 테스트 모드 회로 및 상기 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 동일한 데이터인지를 검출하는 제 2 테스트 모드 회로를 포함하며, 상기 메모리 셀들에 기입되어 상기 메모리 셀들로부터 독출된 다수의 데이터가 상기 제 1 테스트 모드 회로 및 상기 제 2 테스트 모드 회로에 입력되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로는 다수의 제 1 비교 회로를 포함하는 제 1 비교 수단으로, 반도체 메모리 장치의 다수의 메모리 셀들에 기입되는 다수의 데이터가 2 개씩 쌍으로 입력되어 상기 입력되는 쌍의 데이터가 상보적인 경우에 하이 신호를 출력하는 제 1 비교 회로인 제 1 비교 수단, 상기 다수의 제 1 비교 회로의 출력 신호들을 제 1 테스트 모드의 입력 신호로서 전달하거나 상기 다수의 제 1 비교 회로의 출력 신호의 반전 신호들을 제 2 테스트 모드의 입력 신호로서 선택적으로 전달하는 테스트 모드 선택 수단 및 상기 테스트 모드 선택 수단에 의해서 전달되는 상기 다수의 제 1 테스트 모드의 입력 신호들을 논리합 연산하여 제 1 테스트 모드의 출력 신호로 제공하거나 상기 테스트 모드 선택 수단에 의해서 전달되는 상기 다수의 제 2 테스트 모드의 입력 신호들을 논리합 연산하여 제 2 테스트 모드의 출력 신호로 제공하는 제 2 비교 수단을 포함하며, 상기 메모리 셀들에 기입되어 상기 메모리 셀들로부터 독출된 다수의 데이터가 상기 제 1 비교 회로에 입력되는 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 방법을 나타내는 플로차트이다. 반도체 메모리 장치의 다수의 메모리 셀들에 각각 테스트 패턴 데이터를 기입(S10)한다. 그리고 상기 다수의 메모리 셀들에 기입된 각각의 데이터를 독출(S20)한다.
상기 메모리 셀들에 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 상보적인 데이터인지를 검출하는 제 1 테스트 모드와 상기 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 동일한 데이터인지를 검출하는 제 2 테스트 모드로 상기 독출된 다수의 데이터를 테스트(S30)한다. 상기 제 1 테스트 모드는 상기 메모리 셀들에 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 상보적인 데이터인 경우에 하이 신호를 출력하고, 상기 제 2 테스트 모드는 상기 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 동일한 데이터인 경우에 하이 신호를 출력하는 것이 바람직하다.
마지막으로 상기 제 1 테스트 모드의 출력과 상기 제 2 테스트 모드의 출력을 확인(S40)한다. 즉 상기 메모리 셀들에 기입되는 다수의 테스트 데이터를 상기 제 1 테스트 모드로 테스트한 출력과 상기 제 1 테스트 모드의 출력을 비교하고, 상기 메모리 셀들에 기입되는 다수의 데이터를 상기 제 2 테스트 모드로 테스트한 출력과 상기 제 2 테스트 모드의 출력을 비교한다. 그럼으로써 메모리 셀에 상술한 제조 공정상의 결함으로 인하여 메모리 셀의 데이터가 반전되는지를 검출한다.
상기 독출하는 단계(S20) 후에 상기 제 1 테스트 모드 또는 상기 제 2 테스트 모드를 선택하는 단계를 더 포함한다. 상기 제 1 테스트 모드를 상기 제 2 테스트보다 먼저 수행하건, 나중에 수행하건 관계없으므로 상기 선택하는 단계를 더 포함함으로써 테스트하기 용이한 쪽의 테스트 모드를 선택할 수 있다.
모드 리지스터 세트(Mode Register Set; MRS) 신호를 이용하여 상기 제 1 테스트 모드 또는 상기 제 2 테스트 모드를 선택한다. 상기 모드 리지스터 세트 신호는 반도체 메모리 장치의 다양한 동작 모드를 제어하기 위하여 다양한 옵션(예를 들면, CAS Latency, Burst Type, Burst Length)을 설정하는 신호로서, 반도체 메모리 장치가 테스트 동작을 수행하는 경우에는 다양한 테스트 모드를 설정하는 것을 제어한다. 그럼으로써 별도의 제어 신호를 추가하지 않고도 상기 제 1 또는 제 2 테스트 모드를 선택할 수 있다.
상기 메모리 셀들에 기입되는 테스트 데이터 패턴에 대해서는 아래 표 1을 참조해서 설명한다. 표 1은 4 개의 테스트 데이터를 이용하는 병렬 비트 테스트 모드의 출력 신호의 진리표이다.
| 테스트데이터 포맷 | D0 | D1 | D2 | D3 | 제 1 테스트 모드 | 제 2 테스트 모드 |
| #0 | 0 | 0 | 0 | 0 | 0 | 1 |
| #3 | 0 | 0 | 1 | 1 | 0 | 1 |
| #C | 1 | 1 | 0 | 0 | 0 | 1 |
| #F | 1 | 1 | 1 | 1 | 0 | 1 |
| #1 | 0 | 0 | 0 | 1 | 1 | 1 |
| #2 | 0 | 0 | 1 | 0 | 1 | 1 |
| #4 | 0 | 1 | 0 | 0 | 1 | 1 |
| #8 | 1 | 0 | 0 | 0 | 1 | 1 |
| #E | 1 | 1 | 1 | 0 | 1 | 1 |
| #D | 1 | 1 | 0 | 1 | 1 | 1 |
| #B | 1 | 0 | 1 | 1 | 1 | 1 |
| #7 | 0 | 1 | 1 | 1 | 1 | 1 |
| #5 | 0 | 1 | 0 | 1 | 1 | 0 |
| #A | 1 | 0 | 1 | 0 | 1 | 0 |
| #6 | 0 | 1 | 1 | 0 | 1 | 0 |
| #9 | 1 | 0 | 0 | 1 | 1 | 0 |
표 1의 1 데이터는 하이 데이터를 나타내고, 0 데이터는 로우 데이터를 나타내며, 테스트 데이터 포맷은 4 개의 테스트 데이터를 4 비트 이진수라 가정하여 16 진수로 변환한 것이다. 그리고 표 1은 4 개의 테스트 데이터로 구성되는 모든 경우의 테스트 데이터 패턴을 상기 제 1 테스트 모드로 테스트한 출력 신호와 상기 제 2 테스트 모드로 테스트한 출력 신호를 도시하고 있다.
메모리 셀에 상술한 제조 공정상의 결함으로 인하여 메모리 셀의 데이터가 반전되는 것을 효율적으로 검출하기 위하여 상기 메모리 셀들에 기입되는 다수의 테스트 데이터는 상기 제 1 테스트 모드로 테스트하는 경우에는 하이 신호로 출력되고, 상기 제 2 테스트 모드로 테스트하는 경우에는 로우 신호로 출력되는 것이 바람직하므로, 테스트 데이터 포맷이 #5, #A, #6 및 #9인 경우가 테스트 데이터 패턴으로 적합하다.
메모리 셀의 결함을 어떻게 검출하는지를 테스트 데이터 포맷이 #5(D0: 로우, D1: 하이, D2: 로우, D3: 하이)인 경우를 예로 들어 설명한다. 4 개의 메모리 셀들에 각각 4 개의 테스트 데이터(D0 내지 D3)를 기입하고 상기 4 개의 메모리 셀들에 기입된 각각의 4 개의 데이터를 독출한다. 그리고 상기 독출된 4 개의 데이터(FDO0 내지 FDO3)를 상기 제 1 테스트 모드로 테스트하고, 상기 제 2 테스트 모드로 테스트한다.
상기 4 개의 메모리 셀들 중에 2 개의 메모리 셀들에 상술한 제조 공정 상의 결함이 존재하여 상기 #5의 테스트 데이터가 기입 동작 및 독출 동작 후에 독출된 4 개의 데이터(FDO0 내지 FDO3)가 로우/로우/로우/로우 바뀌면 상기 제 1 테스트 모드의 출력 신호는 로우가 되고, 상기 제 2 테스트 모드의 출력 신호는 하이가 된다. 반면, 표 1의 진리표에 기재된 바와 같이, 상기 #5의 테스트 데이터 패턴을 상기 제 1 테스트 모드로 테스트하면 하이 신호가 출력되고, 상기 제 2 테스트 모드로 테스트하면 로우 신호가 출력된다. 따라서, 표 1의 진리표와 상기 제 1 테스트 모드의 출력 신호 및 상기 제 2 테스트 모드의 출력 신호를 비교함으로써, 상기 독출된 4 개의 데이터 중 2 개의 데이터가 반전된 것을 알 수 있다.
한편, 상기 4 개의 메모리 셀들 중에 하나의 메모리 셀에 상술한 제조 공정 상의 결함이 존재하여 상기 #5의 테스트 데이터가 기입 동작 및 독출 동작 후에 독출된 4 개의 데이터(FDO0 내지 FDO3)가 로우/하이/로우/로우로 바뀌면 상기 제 1 테스트 모드의 출력 신호는 하이가 되고, 상기 제 2 테스트 모드의 출력 신호는 하이가 된다. 표 1의 진리표와 상기 제 1 테스트 모드의 출력 신호 및 상기 제 2 테스트 모드의 출력 신호를 비교함으로써, 상기 독출된 4 개의 데이터(FDO0 내지 FDO3) 중 하나의 데이터가 반전된 것을 알 수 있다. 특히 상기 제 1 테스트 모드만 테스트하는 경우에는 상술한 것처럼 하나의 데이터가 반전되는 것을 검출할 수 없지만, 상기 제 2 테스트 모드로 테스트함으로써 하나의 데이터가 반전되는 것도 검출할 수 있다.
도 3는 본 발명의 일실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로를 나타내는 블록 구성도이다. 본 발명의 일실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로는 제 1 테스트 모드 회로(100) 및 제 2 테스트 모드 회로(200)를 포함한다.
상기 제 1 테스트 모드 회로(100)는 상기 메모리 셀들(10)에 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 상보적인 데이터인지를 검출하고, 상기 제 2 테스트 모드 회로(200)는 상기 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 동일한 데이터인지를 검출한다. 그리고 상기 제 1 및 상기 제 2 테스트 모드 회로에는 상기 메모리 셀들에 기입되어 상기 메모리 셀들로부터 독출된 다수의 데이터가 입력된다.
상기 제 1 테스트 모드 회로(100)에 상기 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하면, 적어도 하나의 쌍이 상보적인 데이터인 경우에 상기 제 1 테스트 모드 회로(100)의 출력 신호(TM1)는 하이 신호가 되고, 상기 제 2 테스트 모드 회로(200)에 상기 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하면, 적어도 하나의 쌍이 동일한 데이터인 경우에 상기 제 2 테스트 모드 회로(200)의 출력 신호(TM2)는 하이 신호가 되는 것이 바람직하다.
더욱 바람직하기로는, 상기 기입되는 다수의 테스트 데이터를 상기 제 1 테스트 모드 회로(100)에 입력하는 경우에 상기 제 1 테스트 모드 회로(100)는 하이 신호를 출력하고, 상기 제 2 테스트 모드 회로(200)에 입력하는 경우에 상기 제 2 테스트 모드 회로(200)는 로우 신호를 출력하는 다수의 테스트 데이터가 상기 제 1 및 제 2 테스트 모드 회로에 입력된다.
상기 제 1 테스트 모드 회로(100)는 상기 독출된 다수의 데이터가 2 개씩 쌍으로 입력되는 익스클루시브 오아(exclusive or) 게이트를 다수 구비하고, 상기 다수의 익스클루시브 오아 게이트의 출력 신호들이 입력되는 하나의 논리합 게이트를 구비함으로써 상술한 동작을 수행한다.
상기 제 2 테스트 모드 회로(200)는 상기 독출된 다수의 데이터가 2 개씩 쌍으로 입력되는 익스클루시브 오아 게이트를 다수 구비하고, 상기 다수의 익스클루시브 오아 게이트의 출력 신호의 반전 신호들이 입력되는 하나의 논리합 게이트를 구비함으로써 상술한 동작을 수행한다.
구체적으로, 도 3의 블록도로 표시된 반도체 메모리 장치의 병렬 비트 테스트 회로는 도 4와 같은 예시적인 회로로 구성될 수 있다. 도 4를 참조하면, 반도체 메모리 장치의 병렬 비트 테스트 회로는 제 1 비교 수단(300), 테스트 모드 선택 수단(400) 및 제 2 비교 수단(500)을 포함한다.
상기 제 1 비교 수단(300)은 제 1 비교 회로(310, 320)를 다수 포함하며, 제 1 비교 회로(310, 320)는 반도체 메모리 장치의 다수의 메모리 셀들에 기입되는 다수의 데이터가 2 개씩 쌍으로 입력되어 상기 입력되는 쌍의 데이터가 상보적인 경우에 하이 신호를 출력한다. 그리고 상기 제 1 비교 회로들(310, 320)에는 상기 메모리 셀들에 기입되어 상기 메모리 셀들로부터 독출된 다수의 데이터가 입력된다.
구체적으로, 상기 제 1 비교 회로(310, 320)는 도 4에 도시된 것처럼, 익스클루시브 오아 게이트를 구비함으로써 용이하게 구성할 수 있다.
상기 테스트 모드 선택 수단(400)은 상기 다수의 제 1 비교 회로(310, 320)의 출력 신호들을 제 1 테스트 모드의 입력 신호로서 상기 제 2 비교 수단(500)으로 전달하거나 상기 다수의 제 1 비교 회로(310, 320)의 출력 신호의 반전 신호들을 제 2 테스트 모드의 입력 신호로서 상기 제 2 비교 수단(500)으로 전달한다. 구체적으로 상기 테스트 모드 선택 수단(400)은 도 4에 도시된 것처럼, 트랜스미션 게이트(411, 412, 421, 422)를 구비함으로써 용이하게 구성할 수 있다.
상기 테스트 모드 선택 수단은 모드 리지스터 세트 신호(MRS)에 의해서 상기 제 1 테스트 모드 입력 신호 또는 상기 제 2 테스트 모드 입력 신호가 상기 제 2 비교 수단(500)으로 선택적으로 전달된다. 그럼으로써 상술한 것처럼, 별도의 제어 신호를 추가하지 않고도 상기 제 1 테스트 모드로 테스트할 지 제 2 테스트 모드로 테스트할 지를 선택할 수 있다.
상기 제 2 비교 수단(500)은 상기 테스트 모드 선택 수단(400)에 의해서 전달되는 상기 다수의 제 1 테스트 모드의 입력 신호들을 논리합 연산하여 제 1 테스트 모드의 출력 신호(TM1)로 제공하거나 상기 테스트 모드 선택 수단(400)에 의해서 전달되는 상기 다수의 제 2 테스트 모드의 입력 신호들을 논리합 연산하여 제 2 테스트 모드의 출력 신호(TM2)로 제공한다. 구체적으로 상기 제 2 비교 수단(500)은 도 4에 도시된 것처럼, 논리합 게이트를 구비함으로써 용이하게 구성할 수 있다.
상술한 것처럼, 상기 메모리 셀들에 기입되는 다수의 테스트 데이터를 상기 제 1 테스트 모드의 입력 신호로서 입력하는 경우에 상기 상기 제 2 비교 수단(500)은 하이 신호를 출력하고, 상기 제 2 테스트 모드의 입력 신호로서 입력하는 경우에 상기 제 2 비교 수단(500)은 로우 신호를 출력하는 것이 바람직하다.
도 4를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 병렬 비트 테스트 회로의 구체적인 동작을 설명한다. 반도체 메모리 장치의 4 개의 메모리 셀들에 각각 테스트 데이터(D0 내지 D3)를 기입하고 상기 기입된 데이터를 상기 4 개의 메모리 셀들로부터 독출한다. 그리고 상기 독출된 4 개의 데이터(FDO0 내지 FDO3)는 2 개씩 쌍으로 상기 2 개의 제 1 비교 회로(310, 320)들에 입력된다.
상기 모드 리지스터 세트 신호(MRS)가 로우인 경우에는 2 개의 트랜스미션 게이트들(411, 412)이 활성화되어 2 개의 제 1 비교 회로(310, 320)의 출력 신호들을 상기 제 1 테스트 모드의 입력 신호로서 상기 제 2 비교 수단(500)에 전달한다.
그리고 상기 제 2 비교 수단(500)은 상기 트랜스미션 게이트들(411, 412)에 의해서 전달된 상기 제 1 테스트 모드의 입력 신호들을 논리합 연산하여 제 1 테스트 모드의 출력 신호(TM1)로 제공한다.
상기 모드 리지스터 세트 신호(MRS)가 하이인 경우에는 2 개의 트랜스미션 게이트들(421, 422)이 활성화되어 2 개의 제 1 비교 회로(310, 320)의 출력 신호의 반전 신호들을 상기 제 2 테스트 모드의 입력 신호로서 상기 제 2 비교 수단(500)에 전달한다. 그리고 상기 제 2 비교 수단(500)은 상기 트랜스미션 게이트들(421, 422)에 의해서 전달된 상기 제 2 테스트 모드의 입력 신호들을 논리합 연산하여 제 2 테스트 모드의 출력 신호(TM2)로 제공한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로는 상기 테스트 모드 선택 수단(400)을 구비하며 상기 제 1 테스트 모드의 입력 신호로는 상기 제 1 비교 회로(310, 320)의 출력 신호를 이용하고 상기 제 2 테스트 모드의 입력 신호로는 상기 제 1 비교 회로(310, 320)의 출력 신호의 반전 신호를 이용함으로써, 제 1 테스트 모드로 테스트하는 경우나 제 2 테스트 모드로 테스트하는 경우 모두를 공통으로 입력할 수 있고, 상기 제 1 테스트 모드의 출력 신호(TM1)와 상기 제 2 테스트 모드의 출력 신호(TM2)는 하나의 논리합 연산 게이트가 제공할 수 있다. 따라서 상기의 병렬 비트 테스트를 반도체 기판 상에 형성하는 경우에 비교적 작은 면적으로 효율적으로 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 이루어진 본 발명에 따르면, 반도체 메모리 장치의 병렬 비트 테스트시에 메모리 셀들의 결함을 정확하게 검출할 수 있는 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 테스트 방법을 제공할 수 있다.
도 1은 종래의 반도체 메모리 장치의 병렬 비트 테스트 회로도이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 방법을 나타내는 플로차트이다.
도 3는 본 발명의 일실시예에 따른 반도체 메모리 장치의 병렬 비트 테스트 회로를 나타내는 블록 구성도이다.
도 4는 도 3의 테스트 회로의 예시적인 회로도이다.
(도면의 주요 부분에 대한 부호의 설명)
10: 다수의 메모리 셀
100: 제 1 테스트 모드 회로
200: 제 2 테스트 모드 회로
300: 제 1 비교 수단
310, 320: 제 1 비교 회로
400: 테스트 모드 선택 수단
411, 412, 421, 422: 트랜스미션 게이트
500: 제 2 비교 수단
Claims (13)
- 반도체 메모리 장치의 다수의 메모리 셀들에 각각 데이터를 기입하는 단계;상기 다수의 메모리 셀들에 기입된 각각의 데이터를 독출하는 단계;상기 메모리 셀들에 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 상보적인 데이터인지를 검출하는 제 1 테스트 모드와 상기 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 동일한 데이터인지를 검출하는 제 2 테스트 모드로 상기 독출된 다수의 데이터를 테스트하는 단계; 및상기 제 1 테스트 모드의 출력과 상기 제 2 테스트 모드의 출력을 확인하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
- 제1항에 있어서, 상기 확인하는 단계에서는 상기 메모리 셀들에 기입되는 다수의 데이터를 상기 제 1 테스트 모드로 테스트한 출력과 상기 제 1 테스트 모드의 출력을 비교하고, 상기 메모리 셀들에 기입되는 다수의 데이터를 상기 제 2 테스트 모드로 테스트한 출력과 상기 제 2 테스트 모드의 출력을 비교하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
- 제1항에 있어서 상기 독출하는 단계 후에, 상기 제 1 테스트 모드 또는 상기 제 2 테스트 모드를 선택하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
- 제3항에 있어서, 상기 선택하는 단계에서는 모드 리지스터 세트(Mode Register Set; MRS) 신호에 의해서 상기 제 1 테스트 모드 또는 상기 제 2 테스트 모드를 선택하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
- 제1항에 있어서, 상기 메모리 셀들에 기입되는 다수의 데이터는 상기 제 1 테스트 모드로 테스트하는 경우에 하이 신호로 출력되는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
- 제1항에 있어서, 상기 메모리 셀들에 기입되는 다수의 데이터는 상기 제 2 테스트 모드로 테스트하는 경우에 로우 신호를 출력되는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
- 반도체 메모리 장치의 다수의 메모리 셀들에 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 상보적인 데이터인지를 검출하는 제 1 테스트 모드 회로; 및상기 기입되는 다수의 데이터를 2 개씩 쌍으로 입력하여 적어도 하나 이상의 쌍이 동일한 데이터인지를 검출하는 제 2 테스트 모드 회로를 포함하며,상기 메모리 셀들에 기입되어 상기 메모리 셀들로부터 독출된 다수의 데이터가 상기 제 1 테스트 모드 회로 및 상기 제 2 테스트 모드 회로에 입력되는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
- 제7항에 있어서, 상기 메모리 셀들에 기입되는 다수의 데이터는 상기 제 1 테스트 모드 회로에 입력되는 경우에 하이 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
- 제7항에 있어서, 상기 메모리 셀들에 기입되는 다수의 데이터는 상기 제 2 테스트 모드 회로에 입력되는 경우에 로우 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
- 다수의 제 1 비교 회로를 포함하는 제 1 비교 수단으로,반도체 메모리 장치의 다수의 메모리 셀들에 기입되는 다수의 데이터가 2 개씩 쌍으로 입력되어 상기 입력되는 쌍의 데이터가 상보적인 경우에 하이 신호를 출력하는 제 1 비교 회로인 제 1 비교 수단;상기 다수의 제 1 비교 회로의 출력 신호들을 제 1 테스트 모드의 입력 신호로서 전달하거나 상기 다수의 제 1 비교 회로의 출력 신호의 반전 신호들을 제 2 테스트 모드의 입력 신호로서 선택적으로 전달하는 테스트 모드 선택 수단; 및상기 테스트 모드 선택 수단에 의해서 전달되는 상기 다수의 제 1 테스트 모드의 입력 신호들을 논리합 연산하여 제 1 테스트 모드의 출력 신호로 제공하거나 상기 테스트 모드 선택 수단에 의해서 전달되는 상기 다수의 제 2 테스트 모드의 입력 신호들을 논리합 연산하여 제 2 테스트 모드의 출력 신호로 제공하는 제 2 비교 수단을 포함하며,상기 메모리 셀들에 기입되어 상기 메모리 셀들로부터 독출된 다수의 데이터가 상기 제 1 비교 회로에 입력되는 것을 특징으로 하는 반도체 장치의 병렬 비트 테스트 회로.
- 제10항에 있어서, 상기 테스트 모드 선택 수단은 모드 리지스터 세트 신호에 의해서 상기 제 1 테스트 모드 입력 신호 또는 상기 제 2 테스트 모드 입력 신호가 상기 제 2 비교 수단으로 선택적으로 전달되는 것을 특징으로 하는 반도체 장치의 병렬 비트 테스트 회로.
- 제10항에 있어서, 상기 메모리 셀들에 기입되는 다수의 데이터는 상기 제 1 테스트 모드의 입력 신호로서 입력되는 경우에 상기 제 2 비교 수단은 하이 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
- 제10항에 있어서, 상기 메모리 셀들에 기입되는 다수의 데이터는 상기 제 2 테스트 모드의 입력 신호로서 입력되는 경우에 상기 제 2 비교 수단은 로우 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0079387A KR100506531B1 (ko) | 2003-11-11 | 2003-11-11 | 반도체 메모리 장치의 병렬 비트 테스트 방법 및 그테스트 회로 |
| US10/911,503 US20050114064A1 (en) | 2003-11-11 | 2004-08-05 | Circuit for a parallel bit test of a semiconductor memory device and method thereof |
| JP2004319458A JP2005149706A (ja) | 2003-11-11 | 2004-11-02 | 半導体メモリ装置の並列ビットテスト方法及びそのテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0079387A KR100506531B1 (ko) | 2003-11-11 | 2003-11-11 | 반도체 메모리 장치의 병렬 비트 테스트 방법 및 그테스트 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050045344A KR20050045344A (ko) | 2005-05-17 |
| KR100506531B1 true KR100506531B1 (ko) | 2005-08-03 |
Family
ID=34587880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0079387A KR100506531B1 (ko) | 2003-11-11 | 2003-11-11 | 반도체 메모리 장치의 병렬 비트 테스트 방법 및 그테스트 회로 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20050114064A1 (ko) |
| JP (1) | JP2005149706A (ko) |
| KR (1) | KR100506531B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100781973B1 (ko) * | 2006-05-08 | 2007-12-06 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 테스트 방법 |
| KR20080113969A (ko) * | 2007-06-26 | 2008-12-31 | 주식회사 하이닉스반도체 | 동시 테스트 모드를 지원하는 테스트 회로 |
| KR102238706B1 (ko) | 2014-11-28 | 2021-04-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845713B2 (ja) * | 1993-03-12 | 1999-01-13 | 株式会社東芝 | 並列ビットテストモード内蔵半導体メモリ |
| KR100192590B1 (ko) * | 1996-08-09 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 병렬 비트 테스트회로 |
| KR100339502B1 (ko) * | 1999-06-02 | 2002-05-31 | 윤종용 | 다수개의 데이터 라인을 구분되게 테스트하는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법 |
| KR100327136B1 (ko) * | 1999-10-20 | 2002-03-13 | 윤종용 | 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법 |
| KR100500442B1 (ko) * | 2002-11-07 | 2005-07-12 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 테스트 방법 |
-
2003
- 2003-11-11 KR KR10-2003-0079387A patent/KR100506531B1/ko not_active IP Right Cessation
-
2004
- 2004-08-05 US US10/911,503 patent/US20050114064A1/en not_active Abandoned
- 2004-11-02 JP JP2004319458A patent/JP2005149706A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US20050114064A1 (en) | 2005-05-26 |
| KR20050045344A (ko) | 2005-05-17 |
| JP2005149706A (ja) | 2005-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6286115B1 (en) | On-chip testing circuit and method for integrated circuits | |
| KR100245411B1 (ko) | 반도체 장치의 병렬 테스트 회로 | |
| US4686456A (en) | Memory test circuit | |
| US20010013110A1 (en) | On-chip circuit and method for testing memory devices | |
| JPH0527197B2 (ko) | ||
| KR20010037848A (ko) | 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법 | |
| JP2001006394A (ja) | 半導体メモリチップおよびｄｒａｍメモリチップ | |
| JPH08147995A (ja) | 半導体記憶装置 | |
| KR20030093104A (ko) | 반도체집적회로 및 그 테스트방법 | |
| US7526688B2 (en) | Parallel bit testing device and method | |
| US6868021B2 (en) | Rapidly testable semiconductor memory device | |
| KR100506531B1 (ko) | 반도체 메모리 장치의 병렬 비트 테스트 방법 및 그테스트 회로 | |
| KR20010040999A (ko) | 디지털 반도체 회로를 테스트하기 위한 회로 및 방법 | |
| US6675336B1 (en) | Distributed test architecture for multiport RAMs or other circuitry | |
| US8391083B2 (en) | Semiconductor device capable of detecting defect of column selection line | |
| CN110827878B (zh) | 存储器装置 | |
| JP2930037B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| KR100871691B1 (ko) | 병렬 비트 테스트 방법 및 그 방법을 사용하는 반도체메모리 장치 | |
| TWI763570B (zh) | 記憶體裝置及其具有修復資訊維持機制的記憶體測試電路與方法 | |
| JPS6072045A (ja) | 半導体メモリ装置 | |
| US6836440B2 (en) | Method of checking electrical connections between a memory module and a semiconductor memory chip | |
| KR102087509B1 (ko) | 메모리 디바이스 | |
| KR100491052B1 (ko) | 시스템온칩 시험 회로 및 시험 방법 | |
| JP6749965B2 (ja) | メモリデバイス | |
| KR0172413B1 (ko) | 반도체 메모리 장치의 멀티비트 테스트회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080701 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |