JP2005149706A - 半導体メモリ装置の並列ビットテスト方法及びそのテスト回路 - Google Patents

Abstract

【課題】半導体メモリ装置の並列ビットテスト方法及び並列ビットテスト回路を提供する。
【解決手段】
半導体メモリ装置の並列ビットテスト方法は、半導体メモリ装置の多数のメモリセルのそれぞれにデータを書き込む段階と、多数のメモリセルのそれぞれからデータを読み出す段階と、第１のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、第２のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、を含む。これにより、半導体メモリ装置の並列ビットテスト時にメモリセルの欠陥を正確に検出することができる。
【選択図】図２

Description

本発明は、半導体メモリ装置の並列ビットテスト方法及びこれを具現する回路に係り、より詳しくは、半導体メモリ装置の並列ビットテスト時にメモリセルの欠陥を正確に検出することができる半導体メモリ装置の並列ビットテスト方法及びこれを具現する回路に関する。

一般に、半導体メモリ装置の製造工程（ｆａｂｒｉｃａｔｉｏｎ ｐｒｏｃｅｓｓ）が全て完了されれば、半導体基板上に形成されたそれぞれの半導体メモリ装置の様々な特性を測定する半導体メモリ装置テストを経る。

半導体メモリ装置テストは、半導体基板の製造工程やアセンブリ工程などの過程での欠陥を発見して不良品を除去して良品のみを選ぶための過程である。半導体メモリ装置テストを通じて製造工程上の欠陥や設計と機能上の不一致が発見されれば、その正確な原因を調査するために、不良分析（ｆａｉｌｕｒｅ ａｎａｌｙｓｉｓ）を遂行し、これによって、半導体メモリ装置の生産性（ｔｈｒｏｕｇｈ−ｐｕｔ）を高めることができる。

半導体メモリ装置テストでは、半導体メモリ装置の実際の動作状況に合わせて半導体メモリ装置の書き込み（ｗｒｉｔｅ ｉｎ）、読み出し（ｒｅａｄ ｏｕｔ）動作などを測定する機能テスト（ｆｕｎｃｔｉｏｎ ｔｅｓｔ）を遂行する。機能テストでは、半導体メモリ装置の多数のメモリセルにテストパターンデータを書き込み、多数のメモリセルに書き込まれたデータを読み出して、テストパターンデータと比較する。従って、メモリセルが隣接するメモリセルとカップリングされるか、或いは寄生するカレントパス（ｂｒｉｄｇｅ）又はコンタクト不良などのような製造工程上の欠陥により書き込み動作と読み出し動作とを遂行した後にメモリセルのデータが反転されるかを検出することができる。すなわち、メモリセルに書き込まれるテストデータがハイデータである場合に読み出されたデータがローデータに変えられているか、或いはメモリセルに書き込まれるテストデータがローデータである場合に読み出されたデータがハイデータに変えられているかを検出することができる。

最近では、半導体メモリ装置の集積度が増大することにより、機能テスト時間が増大され、これは、テストコストを上昇させる要因になる。半導体メモリ装置のメモリセルの数がＮ（Ｎは自然数）個であり、データ入出力端子数がｍ（ｍは自然数）個なら、Ｎ／ｍ番目の書き込み動作と読み出し動作とを遂行して全体メモリセルをアクセス（ａｃｃｅｓｓ）することができる。

もし、ｍ個の入出力端子のそれぞれについて同時にｎ（ｎは自然数）個のメモリセルにデータを書き込むか、或いは読み出せれば、Ｎ／（ｍ＊ｎ）番目のみに全体メモリセルのアクセスが可能であり、機能テスト時間は、１／ｎに短縮される。こうした機能テスト方式を並列ビットテスト（Ｐａｒａｌｌｅｌ Ｂｉｔ Ｔｅｓｔ；ＰＢＴ）又はマルチビットテスト（Ｍｕｌｔｉ Ｂｉｔ Ｔｅｓｔ；ＭＢＴ）という。

図１は、従来の半導体メモリ装置の並列ビットテスト回路図として、大韓民国登録特許第３２７１３６号に開示された半導体メモリ装置の並列ビットテスト回路の等価回路図である。従来の半導体メモリ装置の並列ビットテスト回路は、2個のエクスクルーシブ（ｅｘｃｌｕｓｉｖｅ）ＮＯＲゲート１、２と１個の論理積ゲート３とから構成される。

半導体メモリ装置の４個のメモリセルにそれぞれテストデータを書き込み、書き込まれたデータを４個のメモリセルから読み出す。そして、読み出された４個のデータＦＤＯ０〜ＦＤＯ３は、２個ずつ対に２個のエクスクルーシブＮＯＲゲート１、２に入力され、論理積ゲート３は、２個のエクスクルーシブＮＯＲゲート１、２からの出力信号が入力されてテスト出力信号ＴＭを提供する。そして、メモリセルに書き込まれる４個のデータを２個のエクスクルーシブＮＯＲゲート１、２に入力させて論理積ゲート３へ出力される出力信号と比較する。

従って、メモリセルが隣接するメモリセルとカップリングされるか、或いは寄生するカレントパス又はコンタクト不良などのような製造工程上の欠陥により書き込み動作と読み出し動作を遂行した後に、メモリセルのデータが反転されるかを検出することができる。

例えば、４個のメモリセルにロー／ハイ／ロー／ハイデータから構成される４個のテストデータを書き込み、書き込まれた４個のデータを４個のメモリセルから読み出す。そして、４個のメモリセル中に一つのメモリセルに前述した製造工程上の欠陥が存在して、メモリセルから読み出された４個のデータＦＤＯ０〜ＦＤＯ３がロー／ハイ／ロー／ローデータに変えられる場合を上程する。

４個のロー／ハイ／ロー／ハイテストデータを２個のエクスクルーシブＮＯＲゲート１、２に入力させれば、論理積ゲート３は、ローの出力信号を提供する。一方、メモリセルから読み出された４個のロー／ハイ／ロー／ローデータＦＤＯ０〜ＦＤＯ３を２個のエクスクルーシブＮＯＲゲート１、２に入力させれば、論理積ゲート３は、やはりローの出力信号を提供する。だから、二つの場合において、出力信号が全て同一なレベル（ローレベル）になるので、こうした場合には、メモリセルに前述した製造工程上の欠陥により書き込み動作と読み出し動作とを遂行した後にメモリセルのデータが反転されるかを検出することができない。
大韓民国登録特許第３２７１３６号

本発明の技術的課題は、半導体メモリ装置の並列ビットテスト時にメモリセルの欠陥を正確に検出することができる半導体メモリ装置の並列ビットテスト方法を提供するところにある。

本発明の他の技術的課題は、前述した方法を具現することができる回路を提供するところにある。

前述した技術的課題を達成するための本発明による半導体メモリ装置の並列ビットテスト方法は、半導体メモリ装置の多数のメモリセルのそれぞれにデータを書き込む段階と、多数のメモリセルのそれぞれからデータを読み出す段階と、第１のテストモードで多数のメモリセルのそれぞれからのデータをテストする段階と、第２のテストモードで多数のメモリセルのそれぞれからのデータをテストする段階と、を含む。

前述した技術的課題を達成するための本発明による半導体メモリ装置の並列ビットテスト回路は、第１のデータが入力される第１のテストモード回路と、第２のデータが入力される第２のテストモード回路と、を含み、第１のテストモード回路は、入力される第１のデータをテストし、第２のテストモード回路は、入力される第２のデータをテストする。

前述した技術的課題を達成するための本発明の好適な一実施形態による半導体メモリ装置の並列ビットテスト回路は、多数の比較回路を含む第１の比較手段と、第１の比較手段からの多数の出力のうち少なくとも一つを選択するテストモード選択手段と、選択された出力を入力される第２の比較手段と、を含む。

前述したように、本発明によれば、半導体メモリ装置の並列ビットテスト時にメモリセルの欠陥を正確に検出することができる半導体メモリ装置の並列ビットテスト回路及びそのテスト方法を提供することができる。

以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。

本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて定められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。

図２は、本発明の好適な一実施形態による半導体メモリ装置の並列ビットテスト方法を示すフローチャートである。半導体メモリ装置の多数のメモリセルにそれぞれテストパターンデータを書き込む（Ｓ１０）。そして、多数のメモリセルに書き込まれたそれぞれのデータを読み出す（Ｓ２０）。

次に、読み出されたデータを第１のテストモード及び第２のテストモードの二つのテストモードでテストするか、或いは第１のテストモード又は第２のテストモードのうち一つのテストモードでテストするか決定する（Ｓ２１）。前述した決定は、他のテストパラメータやテスト遂行などにより決定されることができる。

前述した決定する段階Ｓ２１で読み出されたデータを第１のテストモード及び第２のテストモードの二つのテストモードでテストすることに決定される場合には、メモリセルに書き込まれる多数のデータを２個ずつ対に入力して少なくとも一つ以上の対が相補的なデータであるかを検出する第１のテストモードと書き込まれる多数のデータを２個ずつ対に入力して少なくとも一つ以上の対が同一なデータであるかを検出する第２のテストモードに読み出された多数のデータをテストする（Ｓ３０）。第１のテストモードは、メモリセルに書き込まれる多数のデータを２個ずつ対に入力して少なくとも一つ以上の対が相補的なデータである場合に第１のロジックレベル信号（例えば、ハイロジックレベル信号）を出力し、第２のテストモードは、書き込まれる多数のデータを２個ずつ対に入力して少なくとも一つ以上の対が同一なデータの場合に第２のロジックレベル信号（例えば、ローロジックレベル信号）を出力することが望ましい。

最後に、第１のテストモードの出力と第２のテストモードの出力とを確認する（Ｓ４０）。すなわち、メモリセルに書き込まれる多数のテストデータを第１のテストモードでテストした出力と第１のテストモードの出力とを比較し、メモリセルに書き込まれる多数のデータを第２のテストモードでテストした出力と第２のテストモードの出力とを比較する。従って、メモリセルに前述した製造工程上の欠陥によりメモリセルのデータが反転されるかを検出する。

図２に示されたように、決定する段階Ｓ２１で読み出されたデータを第１のテストモード又は第２のテストモードのうち一つのテストモードでテストすることに決定される場合には、テストする段階Ｓ３０に進行せずに、第１のテストモード又は第２のテストモードを選択する段階Ｓ２２に進行することができる。選択する段階Ｓ２２により、第１のテストモード及び／又は第２のテストモードが遂行されることができる。次に、選択されたテストモードに読み出された多数のデータをテストする（Ｓ２４）。最後に、選択されたテストモードの出力を確認する（Ｓ２６）。

モードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ；ＭＲＳ）信号を用いて第１のテストモード又は第２のテストモードを選択する。モードレジスタセット信号は、半導体メモリ装置の多様な動作モードを制御するために多様なオプション（例えば、ＣＡＳ Ｌａｔｅｎｃｙ、Ｂｕｒｓｔ Ｔｙｐｅ、Ｂｕｒｓｔ Ｌｅｎｇｔｈ）を設定する信号として、半導体メモリ装置がテスト動作を遂行する場合には、多様なテストモードを設定することを制御する。従って、別途の制御信号を追加せずに第１又は第２のテストモードを選択することができる。

前述したメモリセルに書き込まれるテストデータパターンについては、下記の表１を参照して説明する。表１は、４個のテストデータを用いる並列ビットテストモードの出力信号の真理値表である。

表１の１データは、ハイデータを示し、０データは、ローデータを示し、テストデータフォーマットは、４個のテストデータを４ビット二進数と仮定して１６進数に変換したものである。そして、表１は、４個のテストデータから構成される全ての場合のテストデータパターンを第１のテストモードでテストした出力信号と第２のテストモードでテストした出力信号を示している。
メモリセルに前述した製造工程上の欠陥によりメモリセルのデータが反転されることを効率的に検出するためにメモリセルに書き込まれる多数のテストデータは、第１のテストモードでテストする場合には、第１のロジックレベル信号で出力され、第２のテストモードでテストする場合には、第２のロジックレベル信号で出力されることが望ましいため、テストデータフォーマットが＃５、＃Ａ、＃６及び＃９である場合がテストデータパターンに適している。

メモリセルの欠陥をどのように検出するかをテストデータフォーマットが＃５（Ｄ０：ロー、Ｄ１：ハイ、Ｄ２：ロー、Ｄ３：ハイ）である場合を例に取って説明する。４個のメモリセルにそれぞれ４個のテストデータ（Ｄ０〜Ｄ３）を書き込み、４個のメモリセルに書き込まれたそれぞれの４個のデータを読み出す。そして、読み出された４個のデータ（ＦＤＯ０〜ＦＤＯ３）を第１のテストモードでテストし、第２のテストモードでテストする。

４個のメモリセル中の２個のメモリセルに前述した製造工程上の欠陥が存在して＃５のテストデータが書き込み動作及び読み出し動作後に読み出された４個のデータ（ＦＤＯ０〜ＦＤＯ３）がロー／ロー／ロー／ローに変えられれば、第１のテストモードの出力信号は、ローになり、第２のテストモードの出力信号はハイになる。一方、表１の真理値表に記載されたように、＃５のテストデータパターンを第１のテストモードでテストすれば、第１のロジックレベル信号（例えば、ハイロジックレベル信号）が出力され、第２のテストモードでテストすれば、第２のロジックレベル信号（例えば、ローロジックレベル信号）が出力される。従って、表１の真理値表と第１のテストモードの出力信号及び第２のテストモードの出力信号を比較することにより、読み出された４個のデータのうち２個のデータが反転されたことが分かる。

一方、４個のメモリセルのうち一つのメモリセルに前述した製造工程上の欠陥が存在して＃５のテストデータが書き込み動作及び読み出し動作後に読み出された４個のデータ（ＦＤＯ０〜ＦＤＯ３）がロー／ハイ／ロー／ローに変えられれば、第１のテストモードの出力信号はハイになり、第２のテストモードの出力信号はハイになる。表１の真理値表と第１のテストモードの出力信号及び第２のテストモードの出力信号を比較することにより、読み出された４個のデータ（ＦＤＯ０〜ＦＤＯ３）のうち一つのデータが反転されたことが分かる。特に、第１のテストモードのみをテストする場合には、前述したように一つのデータが反転されることを検出することができないが、第２のテストモードでテストすることにより、一つのデータが反転されることも検出することができる。

図３は、本発明の好適な一実施形態による半導体メモリ装置の並列ビットテスト回路を示すブロック構成図である。本発明の好適な一実施形態による半導体メモリ装置の並列ビットテスト回路は、第１のテストモード回路１００及び第２のテストモード回路２００を含む。

第１のテストモード回路１００は、メモリセル１０に書き込まれる多数のデータが２個ずつ対に入力されて少なくとも一つ以上の対が相補的なデータであるかを検出し、第２のテストモード回路２００は、書き込まれる多数のデータが２個ずつ対に入力されて少なくとも一つ以上の対が同一なデータであるかを検出する。そして、第１及び第２のテストモード回路には、メモリセルに書き込まれてメモリセルから読み出された多数のデータが入力される。

第１のテストモード回路１００に書き込まれる多数のデータを２個ずつ対に入力すれば、少なくとも一つの対が相補的なデータである場合には、第１のテストモード回路１００の出力信号ＴＭ１は、第１のロジックレベル信号になり、第２のテストモード回路２００に書き込まれる多数のデータを２個ずつ対に入力すれば、少なくとも一つの対が同一なデータである場合には、第２のテストモード回路２００の出力信号ＴＭ２は、第１のロジックレベル信号になることが望ましい。

さらに望ましくは、書き込まれる多数のテストデータを第１のテストモード回路１００に入力する場合には、第１のテストモード回路１００は、第１のロジックレベル信号を出力し、第２のテストモード回路２００に入力する場合には、第２のテストモード回路２００は、第２のロジックレベル信号を出力する多数のテストデータが第１及び第２のテストモード回路に入力される。

第１のテストモード回路１００は、読み出された多数のデータが２個ずつ対に入力されるエクスクルーシブＯＲゲートを多数備え、多数のエクスクルーシブＯＲゲートの出力信号が入力される一つの論理和ゲートを備えることにより前述した動作を遂行する。

第２のテストモード回路２００は、読み出された多数のデータが２個ずつ対に入力されるエクスクルーシブＯＲゲートを多数備え、多数のエクスクルーシブＯＲゲートの出力信号の反転信号が入力される一つの論理和ゲートを備えることにより前述した動作を遂行する。

具体的には、図３のブロック図に表示された半導体メモリ装置の並列ビットテスト回路は、図４のような例示的な回路から構成されることができる。図４を参照すれば、半導体メモリ装置の並列ビットテスト回路は、第１の比較手段３００、テストモード選択手段４００及び第２の比較手段５００を含む。

第１の比較手段３００は、第１の比較回路３１０、３２０を多数含み、第１の比較回路３１０、３２０は、半導体メモリ装置の多数のメモリセルに書き込まれる多数のデータが２個ずつ対に入力されて、入力される対のデータが相補的な場合に第１のロジックレベル信号を出力する。そして、第１の比較回路３１０、３２０には、メモリセルに書き込まれてメモリセルから読み出された多数のデータが入力される。具体的には、第１の比較回路３１０、３２０は、図４に示されたように、エクスクルーシブＯＲゲートを備えることにより容易に構成することができる。

テストモード選択手段４００は、多数の第１の比較回路３１０、３２０の出力信号を第１のテストモードの入力信号として第２の比較手段５００に伝達するか、或いは多数の第１の比較回路３１０、３２０の出力信号の反転信号を第２のテストモードの入力信号として第２の比較手段５００に伝達する。具体的には、テストモード選択手段４００は、図４に示されたように、トランスミッションゲート４１１、４１２、４２１、４２２を備えることにより容易に構成することができる。

テストモード選択手段４００は、モードレジスタセット信号ＭＲＳにより第１のテストモード入力信号又は第２のテストモード入力信号が第２の比較手段５００に選択的に伝達される。従って、前述したように、別途の制御信号を追加せずに第１のテストモードでテストするか、或いは第２のテストモードでテストするかを選択することができる。

第２の比較手段５００は、テストモード選択手段４００により伝達される多数の第１のテストモードの入力信号を論理和演算して第１のテストモードの出力信号ＴＭ１を提供するか、或いはテストモード選択手段４００により伝達される多数の第２のテストモードの入力信号を論理和演算して第２のテストモードの出力信号ＴＭ２を提供する。具体的には、第２の比較手段５００は、図４に示されたように、論理和ゲートを備えることにより容易に構成することができる。

前述したように、メモリセルに書き込まれる多数のテストデータを第１のテストモードの入力信号として入力する場合には、第２の比較手段５００は、第１のロジックレベル信号を出力し、第２のテストモードの入力信号として入力する場合には、第２の比較手段５００は、第２のロジックレベル信号を出力することが望ましい。

図４を参照して、本発明の他の好適な実施形態による半導体装置の並列ビットテスト回路の具体的な動作を説明する。半導体メモリ装置の４個のメモリセルにそれぞれテストデータ（Ｄ０〜Ｄ３）を書き込み、書き込まれたデータを４個のメモリセルから読み出す。そして、読み出された４個のデータ（ＦＤＯ０〜ＦＤＯ３）は、２個ずつ対に２個の第１の比較回路３１０、３２０に入力される。

モードレジスタセット信号ＭＲＳがローである場合には、２個のトランスミッションゲート４１１、４１２が活性化されて２個の第１の比較回路３１０、３２０の出力信号を第１のテストモードの入力信号として第２の比較手段５００に伝達する。そして、第２の比較手段５００は、トランスミッションゲート４１１、４１２により伝達された第１のテストモードの入力信号を論理和演算して第１のテストモードの出力信号ＴＭ１を提供する。

モードレジスタセット信号ＭＲＳがハイである場合には、２個のトランスミッションゲート４２１、４２２が活性化されて２個の第１の比較回路３１０、３２０の出力信号の反転信号を第２のテストモードの入力信号として第２の比較手段５００に伝達する。そして、第２の比較手段５００は、トランスミッションゲート４２１、４２２により伝達された第２のテストモードの入力信号を論理和演算して第２のテストモードの出力信号ＴＭ２を提供する。

本発明の他の好適な実施形態による半導体メモリ装置の並列ビットテスト回路は、テストモード選択手段４００を備え、第１のテストモードの入力信号としては、第１の比較回路３１０、３２０の出力信号を用い、第２のテストモードの入力信号としては、第１の比較回路３１０、３２０の出力信号の反転信号を用いることにより、第１のテストモードでテストする場合や第２のテストモードでテストする場合に全てを共通に入力することができ、第１のテストモードの出力信号ＴＭ１と第２のテストモードの出力信号ＴＭ２は、一つの論理和演算ゲートが提供することができる。従って、並列ビットテストを半導体基板上に形成する場合に比較的狭い面積で効率的に形成することができる。

以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。

本発明は、ＤＲＡＭのような半導体メモリ装置の並列ビットテストに適用されうる。

従来の半導体メモリ装置の並列ビットテスト回路である。 本発明の好適な一実施形態による半導体メモリ装置の並列ビットテスト方法を示すフローチャートである。 本発明の好適な一実施形態による半導体メモリ装置の並列ビットテスト回路を示すブロック構成図である。 図３のテスト回路の例示的な回路図である。

符号の説明

１０：多数のメモリセル
１００：第１のテストモード回路
２００：第２のテストモード回路
３００：第１の比較手段
３１０、３２０：第１の比較回路
４００：テストモード選択手段
４１１、４１２、４２１、４２２：トランスミッションゲート
５００：第２の比較手段

Claims (28)

1. 半導体メモリ装置の多数のメモリセルのそれぞれにデータを書き込む段階と、
   前記多数のメモリセルのそれぞれからデータを読み出す段階と、
   第１のテストモードで前記多数のメモリセルのそれぞれからのデータをテストする段階と、
   第２のテストモードで前記多数のメモリセルのそれぞれからのデータをテストする段階と、
   を含むことを特徴とする半導体メモリ装置の並列ビットテスト方法。
2. 前記多数のメモリセルのそれぞれからのデータは、データセットの対についての出力であること
   を特徴とする請求項１に記載の半導体メモリ装置の並列ビットテスト方法。
3. 前記第１のテストモードでは、データセットの少なくとも一つの対が相補的であるかを検出すること
   を特徴とする請求項２に記載の半導体メモリ装置の並列ビットテスト方法。
4. 前記第２のテストモードは、データセットの少なくとも一つの対が同一であるかを検出すること
   を特徴とする請求項２に記載の半導体メモリ装置の並列ビットテスト方法。
5. 第１のテストモードでの出力を生成する段階と、
   第２のテストモードでの出力を生成する段階と、
   をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置の並列ビットテスト方法。
6. 前記第１のテストモードでの出力と第１の信号とを比較する段階と、
   前記第２のテストモードでの出力と第２の信号とを比較する段階と、
   をさらに含むことを特徴とする請求項５に記載の半導体メモリ装置の並列ビットテスト方法。
7. 前記第１のテストモード又は前記第２のテストモードを選択する段階をさらに含むこと
   を特徴とする請求項１に記載の半導体メモリ装置の並列ビットテスト方法。
8. 前記選択する段階では、モードレジスタセット信号により前記第１のテストモード又は前記第２のテストモードを選択すること
   を特徴とする請求項７に記載の半導体メモリ装置の並列ビットテスト方法。
9. 前記データが第１のテストモードでテストされる場合には第１のロジックレベル信号を出力すること
   を特徴とする請求項１に記載の半導体メモリ装置の並列ビットテスト方法。
10. 前記データが第２のテストモードでテストされる場合には第２のロジックレベル信号を出力すること
    を特徴とする請求項９に記載の半導体メモリ装置の並列ビットテスト方法。
11. 第１のデータが入力される第１のテストモード回路と、
    第２のデータが入力される第２のテストモード回路と、を含み、
    前記第１のテストモード回路は、前記入力される第１のデータをテストし、前記第２のテストモード回路は、前記入力される第２のデータをテストすること
    を特徴とする半導体メモリ装置の並列ビットテスト回路。
12. 前記第１のデータは、少なくとも一つのデータセットの対から構成されること
    を特徴とする請求項１１に記載の半導体メモリ装置の並列ビットテスト回路。
13. 前記第２のデータは、少なくとも一つのデータセットの対から構成されること
    を特徴とする請求項１１に記載の半導体メモリ装置の並列ビットテスト回路。
14. 前記第１のテストモード回路は、前記第１のデータをテストして少なくとも一つのデータセットの対が相補的であるかを決定すること
    を特徴とする請求項１２に記載の半導体メモリ装置の並列ビットテスト回路。
15. 前記第２のテストモード回路は、前記第２のデータをテストして少なくとも一つのデータセットの対が同一であるかを決定すること
    を特徴とする請求項１３に記載の半導体メモリ装置の並列ビットテスト回路。
16. 前記第１のテストモード回路は、前記第１のデータが入力される場合には第１のロジックレベル信号を出力すること
    を特徴とする請求項１１に記載の半導体メモリ装置の並列ビットテスト回路。
17. 前記第２のテストモード回路は、前記第２のデータが入力される場合には第２のロジックレベル信号を出力すること
    を特徴とする請求項１６に記載の半導体メモリ装置の並列ビットテスト回路。
18. 多数の比較回路を含む第１の比較手段と、
    前記第１の比較手段からの多数の出力のうち少なくとも一つを選択するテストモード選択手段と、
    前記選択された出力が入力される第２の比較手段と、
    を含むことを特徴とする半導体メモリ装置の並列ビットテスト回路。
19. 前記多数の比較回路のそれぞれは、一つのデータセットの対が入力されること
    を特徴とする請求項１８に記載の半導体メモリ装置の並列ビットテスト回路。
20. 前記入力されたデータセットの対が相補的な場合には前記多数の比較回路のそれぞれは、第１のロジックレベル信号を出力すること
    を特徴とする請求項１９に記載の半導体メモリ装置の並列ビットテスト回路。
21. 前記テストモード選択手段は、第１のテストモードの入力信号又は第２のテストモードの入力信号として前記多数の比較回路の出力のうち少なくとも一つを選択すること
    を特徴とする請求項１８に記載の半導体メモリ装置の並列ビットテスト回路。
22. 前記第２の比較手段は、前記第１のテストモードの入力信号を論理和演算して前記論理和演算の結果を出力すること
    を特徴とする請求項２１に記載の半導体メモリ装置の並列ビットテスト回路。
23. 前記第２の比較手段は、前記第２のテストモードの入力信号を論理和演算して前記論理和演算の結果を出力すること
    を特徴とする請求項２１に記載の半導体メモリ装置の並列ビットテスト回路。
24. 前記テストモード選択手段は、モードレジスタセット信号により前記第１の比較手段の多数の出力のうち少なくとも一つを選択すること
    を特徴とする請求項１８に記載の半導体メモリ装置の並列ビットテスト回路。
25. 前記第２の比較手段は、前記第１のテストモードの入力信号として前記第１の比較手段の多数の出力のうち少なくとも一つが選択された場合に第１のロジックレベル信号を出力すること
    を特徴とする請求項２１に記載の半導体メモリ装置の並列ビットテスト回路。
26. 前記第２の比較手段は、前記第２のテストモードの入力信号として前記第１の比較手段の多数の出力のうち少なくとも一つが選択された場合に第２のロジックレベル信号を出力すること
    を特徴とする請求項２５に記載の半導体メモリ装置の並列ビットテスト回路。
27. 請求項１１に記載の半導体メモリ装置の並列ビットテスト回路を用いて実行されること
    を特徴とする半導体メモリ装置の並列ビットテスト方法。
28. 請求項１８に記載の半導体メモリ装置の並列ビットテスト回路を用いて実行されること
    を特徴とする半導体メモリ装置の並列ビットテスト方法。

Images