KR20080113969A - 동시 테스트 모드를 지원하는 테스트 회로 - Google Patents

동시 테스트 모드를 지원하는 테스트 회로 Download PDF

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KR20080113969A KR1020070063067A KR20070063067A KR20080113969A KR 20080113969 A KR20080113969 A KR 20080113969A KR 1020070063067 A KR1020070063067 A KR 1020070063067A KR 20070063067 A KR20070063067 A KR 20070063067A KR 20080113969 A KR20080113969 A KR 20080113969A
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Abstract

동시 테스트 모드를 지원하는 테스트 회로를 개시한다. 개시된 본 발명의 일 실시예에 따른 테스트 회로는, 테스트 모드가 활성화되는 구간 동안, 테스트 모드 입력 신호를 수신하여 디코딩 신호를 제공하되, 기 설정된 동시 테스트 모드 신호를 수신하면 복수의 상기 디코딩 신호를 동시에 제공하는 동시 테스트 모드 제어부를 포함한다.
Figure P1020070063067
테스트 모드, 테스트 시간, 동시 테스트

Description

동시 테스트 모드를 지원하는 테스트 회로{Test Circuit for Supporting a Concurrent Test Mode}
도 1a는 본 발명의 실시예에 따른 테스트 회로의 블록도,
도 1b는 도 1a에 따른 테스트 모드 셋 신호의 생성을 나타내는 블록도,
도 2는 도 1a에 따른 비교 회로부의 블록도,
도 3a 내지 도 3b는 도 1a에 따른 제 1 및 제 2 프로그래밍부의 블록도,
도 4는 도 3a에 따른 제 1 프로그래밍부의 제어 동작을 나타내는 개략적인 회로도, 및
도 5는 본 발명의 다른 실시예에 따른 테스트 회로의 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 디코딩 블록 150 : 비교 회로부
180 : 프로그래밍부 190 : 동시 테스트 모드 제어부
200 : 래치 블록 300 : 구동 블록
본 발명은 테스트 회로에 관한 것으로, 보다 구체적으로는 동시 테스트 모드 를 지원하는 테스트 회로에 관한 것이다.
반도체 메모리는 패키지된 이후에는 불량 분석에 제한을 받는다. 따라서, 반도체 메모리 패키지에는 NC(no connection)핀을 구비하고, NC 핀을 통하여 신호 인가 후 다양한 테스트 모드를 수행할 수 있도록 하고 있다. 즉, 불량 분석을 위한 테스트 모드를 수행함으로써 반도체 메모리 내부의 각종 신호들을 모니터링 할 수 있다.
구체적으로 설명하면, 불량 분석시 NC 핀을 통하여 반도체 메모리 내부의 동작을 테스트 할 수 있는 테스트 모드 셋 신호를 인가한다. 그리하여, 테스트 모드 셋 신호가 활성화되면, 반도체 메모리는 노말 동작 모드에서 테스트 모드로 전환된다. 이어서, 테스트 회로가 테스트 모드 입력 신호를 수신하면, 반도체 메모리는 선택된 특정 테스트 모드를 수행하게 된다. 여기서, 수행되는 특정 테스트 모드는 다양한 테스트 모드 조합 중 선택된 하나의 테스트 모드일 수 있다.
이와 같이 종래의 테스트 회로에서는, 테스트 모드 입력 신호에 대응하는 하나의 테스트 모드만을 수행할 수 있다. 즉, 다양한 테스트 모드가 존재함에도 불구하고, 하나의 테스트 모드 입력 신호로부터 선택된 하나의 테스트 모드만 수행할 수 있다. 따라서, 다양한 테스트 모드를 수행하기 위해서는 계속해서 테스트 모드 입력 신호를 인가해야 함으로써 테스트 시간이 증가되는 어려움이 발생할 수 있다.
본 발명의 기술적 과제는 동시에 테스트 모드를 수행할 수 있는 테스트 회로를 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 테스트 회로는, 테스트 모드가 활성화되는 구간 동안, 테스트 모드 입력 신호를 수신하여 디코딩 신호를 제공하되, 기 설정된 동시 테스트 모드 신호를 수신하면 복수의 상기 디코딩 신호를 동시에 제공하는 동시 테스트 모드 제어부를 포함한다.
상기 동시 테스트 모드 제어부는 상기 테스트 모드 입력 신호가 기 설정된 동시 테스트 모드 신호인지 비교하는 비교 회로부, 및 비교 회로부의 출력 신호를 수신하여 복수의 상기 디코딩 신호를 동시에 제공하는 프로그래밍부를 포함한다.
이러한 비교 회로부는, 상기 테스트 모드 입력 신호가 상기 기 설정된 동시 테스트 모드 신호와 일치하면, 상기 테스트 모드 입력 신호를 복수의 제어 신호로서 제공한다. 한편, 프로그래밍부는 상기 비교 회로부의 출력 신호를 코딩하여 제 1 그룹의 코딩 신호를 제공하되, 상기 제 1 그룹의 코딩 신호는 상기 테스트 모드 입력 신호 중 어느 하나인 제 1 코딩부, 및, 비교 회로부의 출력 신호를 코딩하여 제 2 그룹의 코딩 신호를 제공하되, 상기 제 2 그룹의 코딩 신호는 상기 테스트 모드 입력 신호 중 또다른 어느 하나인 제 2 코딩부를 포함한다.
즉, 동시 테스트 모드 제어부는, 상기 제 1 및 제 2 그룹의 코딩 신호에 응답하여 복수의 활성화된 디코딩 신호를 제공할 수 있다.
본 발명의 다른 실시예에 따른 테스트 회로는, 테스트 모드가 활성화되는 구간 동안, 테스트 모드 입력 신호를 수신하여 복수의 디코딩 신호를 제공하는 디코 딩 블록, 상기 디코딩 신호의 각각에 대응하는 래치부를 복수개 포함하는 래치 블록 및 래치부 각각에 대응하는 구동부를 복수개 포함하며, 활성화된 상기 구동부는 테스트 모드 신호를 제공하는 구동 블록을 포함하되, 디코딩 블록 내에 위치하며, 기 설정된 동시 테스트 모드 신호를 수신하면 복수의 상기 디코딩 신호를 동시에 제공하는 동시 테스트 모드 제어부를 포함한다. 그리하여, 디코딩 블록에서 상기 기 설정된 동시 테스트 모드 신호를 수신하면, 복수의 활성화된 상기 디코딩 신호에 응답하여 복수의 상기 래치부 및 상기 구동부가 활성화된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
본 발명의 실시예에 따르면 특정한 테스트 모드 입력 신호에 응답하여 동시에 여러가지 테스트 모드를 수행할 수 있다. 즉, 디코딩용 테스트 모드 입력 신호 중 특정 조합의 신호를 수신하면, 특정 조합의 신호를 재차 변환시키도록 프로그래밍함으로써 다양한 테스트 모드를 수행하는 신호들을 제공할 수 있다. 그리하여, 동시에 제공되는 복수의 테스트 모드 신호에 응답하여 다양한 테스트 모드를 동시에 수행할 수 있다. 이와 같이, 본 발명의 실시예에서는 특정 테스트 모드 입력 신호의 조합에 대해서는 다양한 테스트 모드 신호를 제공하도록 프로그래밍부를 구비함으로써 동시에 여러가지 테스트 모드를 수행할 수 있다.
우선 도 1a를 참조하면, 테스트 회로는 디코딩 블록(100), 래치 블록(200) 및 구동 블록(300)을 포함한다.
구체적으로, 디코딩 블록(100)은 테스트 모드 셋 신호(TMSET) 및 테스트 모드 입력 신호(T<0:2>)를 수신하여 다양한 테스트 모드용 디코딩 신호(D1-D6)를 제 공한다. 즉, 디코딩 블록(100)은 테스트 모드 셋 신호(TMSET)가 활성화되는 구간 동안, 테스트 모드 입력 신호(T<0:2>)를 수신한다.
이러한 테스트 모드 셋 신호(TMSET)는 도 1b와 같이, 테스트 모드 MRS 신호(TMRS), 테스트 모드 진입 어드레스 신호(LADD<8:10>) 및 리셋 신호(RST)를 수신하여 생성될 수 있다.
자세히 설명하면, 테스트 모드 MRS 신호(TMRS)가 활성화되는 구간 동안, 쉬프트 레지스터(10)를 통해 순차적으로 테스트 모드 진입 어드레스(LADD<8:10>)를 수신한다. 일치 회로부(20)는 수신된 테스트 모드 진입 어드레스(LADD<8:10>)가 기 설정된 테스트 모드 진입 어드레스와 일치하는지 비교한다. 그리하여 비교 결과가 일치하면, 테스트 모드 신호 생성부(30)에 의해 활성화된 테스트 모드 셋 신호(TMSET)를 제공할 수 있다. 한편, 테스트 모드를 리셋하기 위해, 리셋 신호(RST)에 의해 테스트 모드 셋 신호(TMSET)를 비활성화 상태로 만들 수 있다.
여기서, 설명의 편의상 테스트 모드 입력 신호(T<0:2>) 및 테스트 모드 진입 어드레스(LADD<8:10>)를 3비트(bit)의 입력 신호로 예시하나 이에 제한되는 것이 아님은 물론이다.
본 발명의 일 실시예에 따른 디코딩 블록(100)은 디코더(110) 및 동시 테스트 모드 제어부(190)를 포함한다. 디코더(110)는 통상의 디코더로서, 테스트 모드 셋 신호(TMSET)가 활성화되고 테스트 모드 입력 신호(T<0:2>)가 수신되면, 디코딩하여 디코딩 신호(D1-D6)를 제공한다.
본 발명의 일 실시예에 따른 동시 테스트 모드 제어부(190)는 비교 회로 부(150) 및 프로그래밍부(180)를 포함한다. 그리하여, 테스트 모드 입력 신호(T<0:2>)의 조합에 대해 기 설정된 동시 테스트 모드 제어 신호로서의 특정 조합의 신호를 수신하면 동시 테스트 모드 제어부(190)를 통해 다양한 테스트 모드용 디코딩 신호(D1-D6)를 제공할 수 있다.
보다 자세히 설명하면, 비교 회로부(150)는 제 1 및 제 2 비교부(151, 152)를 포함하며, 수신한 테스트 모드 입력 신호(T<0:2>)가 기 설정된 특정 조합의 테스트 모드 입력 신호(T<0:2>)와 일치하는지 판단한다. 그리하여, 비교 결과 일치하면 비교 회로부(150)는 제 1 그룹 또는 제 2 그룹 제어 신호(ct<1:3>, ct<4:6>)를 제공할 수 있다. 프로그래밍부(180)는 제 1 프로그래밍부(181) 및 제 2 프로그래밍부(188)를 포함한다. 각각의 제 1 및 제 2 프로그래밍부(181, 188)는 이러한 제 1 그룹 또는 제 2 그룹 제어 신호(ct<1:3>, ct<4:6>)를 각각 코딩함으로써, 복수의 테스트 모드용 디코딩 신호(D1-D2, D5-D6)를 동시에 제공할 수 있다.
본 발명의 일 실시예에 따르면, 특정 조합의 테스트 모드 입력 신호(T<0:2>)에 대해서, 복수의 테스트 모드를 동시에 수행하도록 제어할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
래치 블록(200) 및 구동 블록(300)은 각각의 디코딩 신호(D1-D6)에 대응되도록 복수의 래치부(210-260) 및 복수의 구동부(310-360)를 구비할 수 있다.
즉, 하나의 디코딩 신호(D<i>, i=1-6)는 하나의 래치부(210-260 중 어느 하나) 및 하나의 구동부(310-360 중 어느 하나)에 연결되며, 최종적으로는 하나의 테스트 모드 신호(TM<j>, j=1-6)가 활성화되어 제공될 수 있다. 종래에는 하나의 디 코딩 신호(D<i>, i=1-6)에 대해서 이러한 통상의 래치 블록(200) 및 구동 블록(300)에 의해 하나의 테스트 모드가 수행될 수 있었다.
그러나, 본 발명의 일 실시예에 따르면 특정 테스트 모드 입력 신호(T<0:2>)에 대해서는 동시에 복수의 디코딩 신호(D1-D6)를 제공한다. 따라서, 테스트 회로는 특정 테스트 모드 입력 신호(T<0:2>)가 수신되면 복수의 래치부(210-260)를 구동할 수 있다.
도 2를 참조하면, 비교 회로부(150)는 제 1 비교부(151) 및 제 2 비교부(152)를 포함한다.
우선, 제 1 비교부(151)는 테스트 모드 입력 신호(T<0:2>)를 수신하여 기 설정된 제 1 동시 테스트 모드 제어 신호, 예컨대 ‘110’의 신호를 수신하면 활성화된 제 1 내지 제 3 제어 신호(ct1-ct3)를 제공한다. 이를 위해, 제 1 비교부(151)는 제 1 내지 제 3 인버터(INV1-INV3) 및 제 1 내지 제 3 전송 게이트(TR1-TR3)를 포함한다.
제 2 비교부(152)도 마찬가지로 테스트 모드 입력 신호(T<0:2>)를 수신하여, 기 설정된 제 2 동시 테스트 모드 제어 신호, 예컨대 ‘111’의 신호를 수신하면 활성화된 제 4 내지 제 6 제어 신호(ct4-ct6)를 제공한다. 이를 위해, 제 2 비교부(152)는 제 4 내지 제 6 인버터(INV4-INV6) 및 제 4 내지 제 6 전송 게이트(TR4-TR6)를 포함한다.
즉, 디코딩 블록(도1a의 100 참조)에 수신되는 테스트 모드 입력 신호(T<0:2>)를 수신하되, 동시 테스트 모드 제어부(190)에서 기 설정된 동시 테스트 모드 신호인지 여부를 판단하도록 한다. 그리하여, 제 1 비교부(151)는 테스트 모드 입력 신호(T<0:2>)와 기 설정된 제 1 동시 테스트 모드 신호(110)와 일치하면 수신된 테스트 모드 입력 신호(T<0:2>)를 제 1 그룹의 제 1 내지 제 3 제어 신호(ct1-ct3)로서 제공한다. 또는 테스트 모드 입력 신호(T<0:2>)가 기 설정된 제 2 동시 테스트 모드 신호(111)와 일치하면, 제 2 비교부(152)를 통해 제 2 그룹의 제 4 내지 제 6 제어 신호(ct4-ct6)를 제공할 수 있다.
도 3a 및 도 3b를 참조하여, 이러한 제 1 내지 제 3 제어 신호(ct1-3) 또는 제 4 내지 제 6 제어 신호(ct4- ct6)로써 동시에 다양한 디코딩 신호를 제공하는 것을 설명하기로 한다.
우선, 제 1 프로그래밍부(181)는 제 1 코딩부(182) 및 제 2 코딩부(183)를 포함한다.
제 1 그룹의 제 1 내지 제 3 제어 신호(ct1-ct3)를 수신하여 두개의 코딩부(182, 183)를 통해 코딩함으로써, 제 1 그룹 코딩 신호(Gr1) 및 제 2 그룹 코딩 신호(Gr2)를 제공한다. 제 1 그룹 코딩 신호(Gr1) 및 제 2 그룹 코딩 신호(Gr2)는 이후 디코딩되어 서로 다른 디코딩 신호(D1, D2)를 제공할 수 있다.
제 2 프로그래밍부(188)도 제 2 그룹의 제 4 내지 제 6 제어 신호(ct4-ct6)를 수신하여 각각의 코딩부(185, 186)를 통해 코딩함으로써, 제 3 그룹 코딩 신호(Gr3) 및 제 4 그룹 코딩 신호(Gr4)를 제공한다. 제 3 그룹 코딩 신호(Gr1) 및 제 4 그룹 코딩 신호(Gr2)는 이후 디코딩되어 각각 다른 디코딩 신호(D5, D6)를 제공할 수 있다.
여기서는 설명의 편의 상 제 1 프로그래밍부(181)가 제 1 디코딩 및 제 2 디코딩 신호(D1, D2)를 제공하는 제 1 그룹 및 제 2 그룹 코딩 신호(Gr1, Gr2)를 제공하는 것으로 예시하나 이에 제한되는 것은 물론 아니다. 다만, 기 설정된 동시 테스트 모드, 예를 들어 (‘110’)에 대해서는, 복수의 디코딩 신호를 제공할 수 있도록 코딩부를 구현하면 본 발명의 목적 범위를 만족한다. 그러므로, 코딩부를 더 구비하면, 두개의 디코딩 신호뿐 아니라 그 이상의 디코딩 신호를 제공할 수 있음은 물론이다. 제 2 프로그래밍부(188)의 제 3 및 제 4 그룹 코딩 신호(Gr3, Gr4)를 제공하는 것에 대해서도 마찬가지 이유로 설명될 수 있을 것이다.
따라서, 제 1 프로그래밍부(181) 및 제 2 프로그래밍부(188)의 설명은 중복되는 설명이므로, 다음의 도 4에서는 제 1 프로그래밍부(181)에 대해서만 설명하기로 한다.
제 1 그룹의 제 1 내지 제 3 제어 신호(ct1-ct3)는 도 4에 도시된 바와 같이 제 1 및 제 2 디코딩 신호(D1, D2)를 제공하도록 제어할 수 있다. 디코더(110)로 표시된 부분은 이해를 돕고자, 디코딩 스킴(scheme)을 도식화 한 것이나 이에 제한되는 것은 아니다. 즉, 테스트 모드 입력 신호(T<0:2>)가 ‘000’일 때, 디코딩 스킴에 의해 제 1 디코딩 신호(D1)가 활성화되고, 테스트 모드 입력 신호(T<0:2>)가 ‘001’일 때, 디코딩 스킴에 의해 제 2 디코딩 신호(D2)가 활성화되는 것을 나타낸다. 이를 위해, 다수의 인버터(1-5) 및 앤드 게이트(AND1, AND2)가 구비된다.
한편, 제 1 프로그래밍부(181)의 제 1 코딩부(182)는 제 1 내지 제 2 인버터(INV1-INV2)를 포함하며, 제 2 코딩부(183)는 제 3 내지 제 5 인버터(INV3-INV5) 를 포함한다.
제 1 코딩부(182)는 제 1 내지 제 3 제어 신호(ct1-ct3, ‘110’)를 코딩하여 디코더(110)의 다수의 인버터(1-3)로 제공한다. 따라서, 현재 제 1 동시 테스트 모드 신호(‘000’)가 수신되나 제 1 코딩부(182)에 의해 제 1 그룹 코딩 신호(Gr1)를 제공할 수 있다.
이와 동시에, 제 2 코딩부(183)에 의해 제 1 내지 제 3 제어 신호(ct1-ct3, ‘110’)를 코딩하여 디코더(110)의 다수의 인버터(4-5)에 제공한다. 이로써, 현재 제 1 동시 테스트 모드 신호(‘000’)가 수신되나 역시 제 2 코딩부(182)에 의해 제 2 그룹 코딩 신호(Gr2)를 제공할 수 있다. 이러한 제 1 및 제 2 코딩부(182, 183)는 코딩함으로써, 테스트 모드 입력 신호(T<0:2>)중 서로 다른 어느 하나의 신호를 각각 프로그램할 수 있다.
다시 말하면, 디코더(도 1a의 110 참조)에서 3 비트(bit)의 테스트 모드 입력 신호(T<0:2>)를 수신하여 6개의 개별적인 디코딩 신호(D1-D6)를 제공할 수 있다. 개별적인 디코딩 신호(D1-D6)는 전술한 바와 같이, 하나의 3비트 테스트 모드 입력 신호(T<0:2>)에 의해 디코딩된 신호로서, 각 디코딩 신호는 하나의 테스트 모드 신호(TM<j>, j=1-6)를 선택적으로 수행할 수 있다. 그러나, 본 발명의 일 실시예에서는 기 설정된 제 1 동시 테스트 모드 신호(‘110’)가 수신되면 재차 디코딩을 한다.
구체적으로, 기 설정된 제 1 동시 테스트 모드 신호(‘110’)를 복수의 제어 신호(ct1-ct3)로 이용하여 코딩함으로써, 디코딩용 테스트 모드 입력 신호(T<0:2>) 중 서로 다른 어느 하나의 신호로 재차 변환시킬 수 있다. 이와 같은 신호의 변환은 동시 테스트하고자 하는 대상의 테스트 모드 입력 신호(T<0:2>)가 될 수 있다. 여기서는, 하나의 기 설정된 제 1 동시 테스트 모드 신호(‘110’)에 의해 다수의 디코딩 신호(D1-D2)가 제공되는 것으로 예시한다.
한편, 본 발명의 일 실시예에서는 동시 테스트 모드 신호로서 제 1 및 제 2 동시 테스트 모드 신호를 예시하므로, 디코딩 블록(도 1의 100 참조)에서 제공되는 디코딩 신호(D1-D6)는 8개가 아닌 6개로 제한될 수 있다.
계속해서 설명하면, 동시에 활성화된 제 1 및 제 2 디코딩 신호(D1-D2)는 이후, 래치 블록(도 1의 200 참조) 및 구동 블록(도 1의 300 참조)에 의해 제 1 및 제 2 테스트 모드 신호(TM1, TM2)를 제공할 수 있다.
제 1 테스트 모드 신호(TM1)는 예를 들어, tAC(억세스 타임 파라미터) 측정 테스트 모드일 수 있으며, 제 2 테스트 모드 신호(TM2)는 예를 들어, DLL 주기 측정 테스트 모드일 수 있다. 본 발명의 일 실시예에 따라, 제 1 동시 테스트 모드 신호(‘000’)를 수신시, tAC 측정 과 동시에 DLL의 주기를 측정하는 것이 가능하다.
본 발명의 다른 실시예에 따른 테스트 회로의 블록도가 도 5에 도시되어 있다.
본 발명의 다른 실시예에 따른 테스트 회로는 디코딩 블록(500), 프로그래밍 블록(600), 래치 블록(700) 및 구동 블록(800)을 포함한다.
디코딩 블록(500)은 테스트 모드 셋 신호(TMSET) 및 테스트 모드 입력 신 호(T<0:2>)를 수신하여 다수의 디코딩 신호(D1, D3, D5, D7)를 제공한다. 여기서의 디코딩 블록(500)은 통상의 디코더일 수 있다.
프로그래밍 블록(600)은 다수의 프로그래밍부(610-640)를 포함한다. 이러한 각 프로그래밍부(610-640)는 하나의 디코딩 신호(D1, D3, D5, D7)를 수신하면 이를 프로그래밍하여 복수의 래치부를 구동할 수 있다. 즉, 제 1 디코딩 신호(D1)를 수신한 제 1 프로그램부(610)는 제 1 및 제 2 래치부(710, 720)를 구동하도록 두개의 코딩 신호를 제공할 수 있다.
예를 들어, 제 1 프로그램부(610)는 하나의 디코딩 신호를 각각 코딩하는 두개의 코딩부(미도시)를 구비하여 각각의 코딩부(미도시)를 지나 재차 코딩하도록 하여 활성화된 제 1 및 제 2 제어 신호(ct1, ct2)를 제공할 수 있다. 활성화된 제 1 및 제 2 제어 신호(ct1, t2)에 응답하여 제 1 내지 제 2 래치부(710-720) 및 제 1 내지 제 2 구동부(810-820)가 활성화될 수 있다. 이에 따라, 활성화된 제 1 및 제 2 테스트 모드 신호(TM1, TM2)가 제공될 수 있다. 이로써, 제 1 및 제 2 테스트 모드(TM1, TM2)가 수행될 수 있다.
본 발명의 실시예들에 따르면, 테스트 모드를 활성화 시킬 수 있는 디코딩용 테스트 모드 입력 신호에 대해, 복수의 테스트 모드가 활성화되도록 간단한 코딩 방식을 이용한다. 즉, 하나의 테스트 모드 입력 신호에 대해 동시에 활성화된 테스트 모드 신호를 제공할 수 있도록, 동시 테스트하고자 하는 테스트 모드 수에 따른 코딩부를 구비한다. 이로써, 하나의 테스트 모드 입력 신호를 다양한 코드값으로 코딩하면, 이에 응답하는 테스트 모드가 동시에 활성화될 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상에서 자세히 설명한 바와 같이, 본 발명의 실시예에 따르면 특정한 테스트 모드 입력 신호에 응답하여 동시에 여러가지 테스트 모드를 수행할 수 있다. 즉, 디코딩용 테스트 모드 입력 신호 중 특정 조합의 신호를 수신하면, 특정 조합의 신호를 재차 변환시키는 프로그래밍으로써 다양한 테스트 모드를 수행하는 신호들을 제공할 수 있다. 그리하여, 동시에 제공되는 복수의 테스트 모드 신호에 응답하여 다양한 테스트 모드를 동시에 수행할 수 있다. 이와 같이, 본 발명의 실시예에서는 특정 테스트 모드 입력 신호의 조합에 대해서는 다양한 테스트 모드 신호를 제공하도록 프로그래밍부를 구비함으로써 동시에 여러가지 테스트 모드를 수행할 수 있다.

Claims (11)

  1. 테스트 모드가 활성화되는 구간 동안, 테스트 모드 입력 신호를 수신하여 디코딩 신호를 제공하되, 기 설정된 동시 테스트 모드 신호를 수신하면 복수의 상기 디코딩 신호를 동시에 제공하는 동시 테스트 모드 제어부를 포함하는 테스트 회로.
  2. 제 1항에 있어서,
    상기 동시 테스트 모드 제어부는,
    상기 테스트 모드 입력 신호가 기 설정된 동시 테스트 모드 신호인지 비교하는 비교 회로부; 및
    상기 비교 회로부의 출력 신호를 수신하여 복수의 상기 디코딩 신호를 동시에 제공하는 프로그래밍부를 포함하는 테스트 회로.
  3. 제 2항에 있어서,
    상기 비교 회로부는,
    상기 테스트 모드 입력 신호가 상기 기 설정된 동시 테스트 모드 신호와 일치하면, 상기 테스트 모드 입력 신호를 복수의 제어 신호로서 제공하는 테스트 회로.
  4. 제2항에 있어서,
    상기 프로그래밍부는,
    상기 비교 회로부의 출력 신호를 코딩하여 제 1 그룹의 코딩 신호를 제공하되, 상기 제 1 그룹의 코딩 신호는 상기 테스트 모드 입력 신호 중 어느 하나인 제 1 코딩부; 및
    상기 비교 회로부의 출력 신호를 코딩하여 제 2 그룹의 코딩 신호를 제공하되, 상기 제 2 그룹의 코딩 신호는 상기 테스트 모드 입력 신호 중 또다른 어느 하나인 제 2 코딩부를 포함하는 테스트 회로.
  5. 제 4항에 있어서,
    상기 동시 테스트 모드 제어부는,
    상기 제 1 및 제 2 그룹의 코딩 신호에 응답하여 복수의 활성화된 디코딩 신호를 제공하는 테스트 회로.
  6. 테스트 모드가 활성화되는 구간 동안, 테스트 모드 입력 신호를 수신하여 복수의 디코딩 신호를 제공하는 디코딩 블록;
    상기 디코딩 신호의 각각에 대응하는 래치부를 복수개 포함하는 래치 블록; 및
    상기 래치부 각각에 대응하는 구동부를 복수개 포함하며, 활성화된 상기 구동부는 테스트 모드 신호를 제공하는 구동 블록을 포함하되,
    상기 디코딩 블록 내에 위치하며, 기 설정된 동시 테스트 모드 신호를 수신 하면 복수의 상기 디코딩 신호를 동시에 제공하는 동시 테스트 모드 제어부를 포함하는 테스트 회로.
  7. 제 6항에 있어서,
    상기 동시 테스트 모드 제어부는,
    상기 테스트 모드 입력 신호가 기 설정된 동시 테스트 모드 신호인지 비교하는 비교 회로부; 및
    상기 비교 회로부의 출력 신호를 수신하여 복수의 상기 디코딩 신호를 동시에 제공하는 프로그래밍부를 포함하는 테스트 회로.
  8. 제 7항에 있어서,
    상기 비교 회로부는,
    상기 테스트 모드 입력 신호가 상기 기 설정된 동시 테스트 모드 신호와 일치하면, 상기 테스트 모드 입력 신호를 복수의 제어 신호로서 제공하는 테스트 회로.
  9. 제 7항에 있어서,
    상기 프로그래밍부는,
    상기 비교 회로부의 출력 신호를 코딩하여 제 1 그룹의 코딩 신호를 제공하되, 상기 제 1 그룹의 코딩 신호는 상기 테스트 모드 입력 신호 중 어느 하나인 제 1 코딩부; 및
    상기 비교 회로부의 출력 신호를 코딩하여 제 2 그룹의 코딩 신호를 제공하되, 상기 제 2 그룹의 코딩 신호는 상기 테스트 모드 입력 신호 중 또다른 어느 하나인 제 2 코딩부를 포함하는 테스트 회로.
  10. 제 9항에 있어서,
    상기 동시 테스트 모드 제어부는,
    상기 제 1 및 제 2 그룹의 코딩 신호에 응답하여 복수의 활성화된 디코딩 신호를 제공하는 테스트 회로.
  11. 제 6항 또는 10항에 있어서,
    상기 디코딩 블록에서 상기 기 설정된 동시 테스트 모드 신호를 수신하면, 복수의 활성화된 상기 디코딩 신호에 응답하여 복수의 상기 래치부 및 상기 구동부가 활성화되는 테스트 회로.
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