JP2001221830A

JP2001221830A - 半導体デバイスの試験方法および試験装置

Info

Publication number: JP2001221830A
Application number: JP2000033119A
Authority: JP
Inventors: Osamu Mizoguchi; 修溝口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-02-10
Filing date: 2000-02-10
Publication date: 2001-08-17
Anticipated expiration: 2020-02-10
Also published as: JP3548483B2

Abstract

(57)【要約】【課題】試験プログラム内での試験条件の設定ミスや
変更ミスを防止しながら、半導体デバイスの試験時間を
短縮する。【解決手段】試験プログラムＰＲに記述された複数の
試験条件情報をハードウェア・レジスタ３に格納した
後、ハードウェア・レジスタ３に格納された複数の試験
条件情報のうちの一つをレジスタ・コントローラ９で選
択し、その選択された試験条件情報に基づいて被試験デ
バイス３０の一回目の試験を行う。一回目の試験の結果
がフェイルである場合、ハードウェア・レジスタ３に格
納された複数の試験条件情報のうちの他の一つをレジス
タ・コントローラ９で選択し、その選択された試験条件
情報に基づいて被試験デバイス３０の二回目の試験を行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大規模集積回路
（Large-Scale Integrated Circuit、ＬＳＩ）等の半導
体デバイスの試験方法と試験装置に関し、さらに言え
ば、これら半導体デバイスの機能試験に要する時間を短
縮できると共に、その機能試験に使用する試験プログラ
ムの作成・変更を容易化できる半導体デバイスの試験方
法と試験装置に関する。

【０００２】

【従来の技術】ＬＳＩ等の半導体デバイスの機能試験と
は、一般に、製造した半導体デバイスを実際に動作させ
て正常に動作するか否か（所望の動作をするか否か）を
判定する試験である。この種の機能試験は通常、「ＬＳ
Ｉテスタ」等と称される半導体デバイス試験装置上で実
行されるが、その際、実行する機能試験の内容と手順
は、所定の言語と方式に従ってその半導体デバイス試験
装置用の「試験プログラム」中に記述される必要があ
る。

【０００３】また、この種の機能試験では、通常、故障
の有無を検査できるように設定した所定の入力信号デー
タ群（入力信号パターン）と、それら入力信号データ群
に対して正常な応答として期待される出力信号データ群
（出力信号パターン、期待値パターン）とからなる種々
の「試験パターン」が使用される。これらの試験パター
ンは、半導体デバイス試験装置内に設けられた試験パタ
ーン・ジェネレータによって、「試験プログラム」中で
定義された通りに生成され、その試験プログラムの実行
中に必要に応じて使用される。

【０００４】これら試験パターンに含まれる各種の入力
信号パターンは、半導体デバイス試験装置において、試
験を受ける半導体デバイスすなわち「被試験デバイス
（Device Under Test,ＤＵＴ）」に、「試験入力信号」
としてピン・エレクトロニクスを通じて順次供給され
る。そして、その「試験入力信号」に応答してその被試
験デバイスが出力する「試験出力信号」は、所定の出力
信号（期待値）パターンと比較され、出力信号パターン
に一致するか否かが調査される。すべて一致あるいは許
容範囲内に入っていれば、その被試験デバイスはその試
験パターンについては機能試験をパスしたことになる。
そうでない場合は、その試験パターンについての機能試
験をパスできない、すなわちフェイルしたことになる。

【０００５】このように、半導体デバイス試験装置で
は、種々の試験パターンを用いて同様の判定が順次行わ
れる。そして、所望の試験パターンすべてについてパス
すれば、その被試験デバイスは「良品」として取り扱わ
れる。逆に、いずれかの試験パターンについてフェイル
すれば、その被試験デバイスは「不良品」として取り扱
われる。

【０００６】上述したような半導体デバイスの機能試験
には、従来より、（ａ）すべての被試験デバイスについ
て、クロック信号を規格で定められた「試験周波数」
（すなわち当該デバイスの「動作周波数」）のみに設定
して実施し、その良否を判定するものと、（ｂ）クロッ
ク信号を「試験周波数」よりも高い「動作限界周波数」
で先に実施してその良否を判定した後、そこでフェイル
したもののみについて前記「試験周波数」に設定し直し
て再試験を実施し、その良否を判定するものとがある。
なお、後者の試験方法のように、試験周波数よりも高い
動作限界周波数で試験を行えるのは、半導体デバイスは
通常、その動作周波数よりも高い周波数でも動作するよ
うにあるマージンをもって設計・製造されるからであ
る。

【０００７】前者の試験方法（ａ）では、試験にパスし
た被試験デバイスは直ちに「良品」と判定され、試験に
フェイルした（すなわちパスしなかった）半導体デバイ
スは直ちに「不良品」と判定される。よって、試験完了
までに要するステップの総数は少ない。しかし、この方
法では「試験周波数」ですべての被試験デバイスについ
て試験を行うので、全被試験デバイスについて試験が完
了するまでに長時間を要することが多い。その結果、各
々の被試験デバイスの試験時間が長くなればなるほど、
また被試験デバイスの全数が多くなればなるほど、試験
時間が長くなってしまう難点がある。

【０００８】これに対し、後者の試験方法（ｂ）では、
「動作限界周波数」で行う最初の試験にパスした被試験
デバイスは直ちに「良品」と判定され、そこでフェイル
した被試験デバイスについてのみ「試験周波数」で二回
目の試験が行われる。二回目の試験をパスすれば、それ
らの被試験デバイスも「良品」と判定され、そこでもフ
ェイルすれば「不良品」と判定される。このように、こ
の試験方法では、「試験周波数」よりも高い「動作限界
周波数」で最初の試験を実施するから、各々の被試験デ
バイスについての試験時間は「試験周波数」で試験を行
う場合に比べて短縮される。しかも、最初の試験でフェ
イルした被試験デバイスについてのみ二回目の試験を行
うので、二回目の試験を行う被試験デバイスの数が減少
し、その結果、二回目の試験の試験時間の合計は少なく
なる。よって、全被試験デバイスについての試験時間
は、前者の試験方法（ａ）のそれに比べて短縮されるこ
とが多い。その時間短縮の度合いは、最初の試験をパス
する被試験デバイスの数が多くなればなるほど、また被
試験デバイスの全数が多くなればなるほど増加する。

【０００９】しかし、その反面、多くの被試験デバイス
が最初の試験でフェイルするような場合には、二回目の
試験を行う被試験デバイスの数が増加する。極端な場合
には、ほとんどすべての被試験デバイスについて、一回
目に続いて二回目の試験を行わなければならなくなる。
その結果、全被試験デバイスについての試験時間は、前
者の試験方法（ａ）のそれよりも却って長くなる、とい
うことが起こり得る。

【００１０】上述した後者の試験方法（ｂ）を実施でき
る従来の半導体デバイス試験装置の構成例を図８に示
す。

【００１１】図８において、従来の半導体デバイス試験
装置１０１は、プログラム・メモリ１０２と、ハードウ
ェア・レジスタ１０３と、タイミング・ジェネレータ１
０４と、フォーマット・コントロール１０５と、パター
ン・メモリ１０６と、パターン・ジェネレータ１０７
と、ピン・エレクトロニクス１０８とを備えている。

【００１２】プログラム・メモリ１０２は、実行する機
能試験の内容と手順が記述された試験プログラムＰＲを
格納するのに使用される。試験装置１０１は、この試験
プログラムＰＲに記述された処理ステップ群をその先頭
から順次実行することにより、被試験デバイス１３０に
ついて所望の機能試験を実施する。

【００１３】試験プログラムＰＲでは、被試験デバイス
１３０に対して行う機能試験の種類に応じて、使用する
試験パターンやそれに関連する情報といった試験条件に
関する種々の情報（以下、「試験条件情報」という）が
指定される。例えば、使用する種々の試験パターンの名
称や、それら試験パターンに基づいて所望の試験入力信
号を生成するのに必要な種々の情報（例えば、信号パル
スの波形、振幅ないし電圧値、パルス幅、印加タイミン
グ）などである。

【００１４】ハードウェア・レジスタ１０３は、試験プ
ログラムＰＲに書かれた試験条件情報を格納するのに使
用される。この試験条件情報は、試験プログラムＰＲの
記述に沿って、レジスタ１０３の対応アドレスの記憶領
域に格納される。レジスタ１０３に格納される試験条件
情報の内容は、試験プログラムＰＲの処理ステップが実
行されるに従って変化するのが通常である。

【００１５】パターン・メモリ１０６は、試験プログラ
ムＰＲに記述された名称を持つ一連の試験パターンの生
成に必要な情報、すなわち「試験パターン情報Ｉ_2A」を
格納するのに使用される。

【００１６】タイミング・ジェネレータ１０４は、試験
プログラムＰＲの記述に沿ってハードウェア・レジスタ
１０３の対応アドレスに格納された「タイミング情報Ｉ
_3A」を読み出して、そのタイミング情報Ｉ_3Aに対応する
タイミング・パルスＩ₄を生成する。こうして生成され
たタイミング・パルスＩ₄は、フォーマット・コントロ
ール１０５とパターン・ジェネレータ１０７とに送られ
る。

【００１７】パターン・ジェネレータ１０７は、パター
ン・メモリ１０６から読み出した試験パターン情報Ｉ₆
と、タイミング・ジェネレータ１０４から送られるタイ
ミング・パルスＩ₄とに基づいて、試験パターンに対応
する「波形情報Ｉ₇」を生成する。

【００１８】フォーマット・コントロール１０５は、パ
ターン・ジェネレータ１０７で生成された波形情報Ｉ₇
と、タイミング・ジェネレータ１０４で生成されたタイ
ミング・パルスＩ₄と、ハードウェア・レジスタ１０３
の対応アドレスに格納された波形生成情報Ｉ_3B（これは
試験プログラムＰＲに記述されている）とに基づいて、
使用する試験パターンのフォーマット情報Ｉ₅を生成す
る。こうして生成されたフォーマット情報Ｉ₅は、ピン
・エレクトロニクス１０８に送られて試験入力信号Ｓ
_TINを生成するのに使用される。

【００１９】ピン・エレクトロニクス１０８は、フォー
マット・コントロール１０５で生成されたフォーマット
情報Ｉ₅と、ハードウェア・レジスタ１０３の対応アド
レスから読み出される電圧値Ｉ_3Cに応じて、所望の波形
と所望の電圧値を持つ一連の試験用信号群、すなわち
「試験入力信号Ｓ_TIN」を生成し、被試験デバイス１３
０にその入力端子を介して印加する。ピン・エレクトロ
ニクス１０８はまた、試験入力信号Ｓ_TINに応答して被
試験デバイス１３０が出力する試験出力信号Ｓ_TOU _Tをそ
の出力端子を介して受け取り、得られた出力信号パター
ンを所定の期待値パターンと比較して、その被試験デバ
イス１３０がその試験パターンに対してパスかフェイル
かを判定する。その判定結果は、プログラム・メモリ１
０２の対応アドレスに格納され、それと同時にモニタお
よび自動搬送機１４０に送られる。モニタにより、その
被試験デバイス１３０がパスかフェイルかを確認でき
る。また、自動搬送機１４０により、次の被試験デバイ
ス１３０を試験装置１０１まで搬送するか否かが制御さ
れる。

【００２０】次に、以上のような構成を持つ従来の半導
体デバイス試験装置１０１の動作について、図９を参照
しながら説明する。

【００２１】所定の規格に沿った試験条件をＡ、動作限
界での試験条件をＢとする。よって、クロック信号は、
試験条件Ａでは規格で定められた「試験周波数」に設定
され、試験条件Ｂでは「動作限界周波数」に設定され
る。

【００２２】この従来の試験装置１０１では、試験プロ
グラムＰＲの内容に沿って、使用する試験パターンが異
なる以外は同じ処理ステップからなる複数のステップ群
１１０、１２０、・・・が連続して実行される。

【００２３】まず最初に、ステップＳ１０１で試験条件
Ｂを初期設定する。そして、続いて第１ステップ群１１
０、第２ステップ群１２０、・・・のように順次実行し
て終了する。

【００２４】ステップＳ１０１の後、ステップＳ１１１
において、一つの被試験デバイス１３０に対して試験条
件Ｂで所望の機能試験を行う。そして、次のステップＳ
１１２で、その試験結果に基づいてその被試験デバイス
１３０がパスしたか否かを判定する。パスすれば、当該
試験パターンについては「良品」と判定され、直ちに次
の試験パターンを用いた試験を実行するための第２ステ
ップ群１２０を開始する。パスしなければ、ステップＳ
１１３へ飛び、試験条件Ｂに替えて試験条件Ａを設定す
る。そして、ステップＳ１１４において試験条件Ａで再
度同じ試験を行う。次のステップＳ１１５でパスすれ
ば、当該試験パターンについては「良品」と判定される
ので、次のステップＳ１１７で試験条件Ｂを再度設定し
てから、第２ステップ群１２０を開始する。ステップＳ
１１５でパスしなければ、次のステップＳ１１６で「不
良品」と判定される。

【００２５】第２ステップ群１２０においても、使用す
る試験パターンが異なる以外は、第１ステップ群１１０
と同一のステップを実行する。すなわち、ステップＳ１
２１において、その被試験デバイス１３０に対して試験
条件Ｂで機能試験を行う。そして、次のステップＳ１２
２で、その試験結果に基づいてその被試験デバイス１３
０がパスしたか否かを判定する。パスすれば、当該試験
パターンについては「良品」と判定され、直ちに次の試
験パターンを用いた試験を実行するための第３ステップ
群（図示せず）を開始する。パスしなければ、ステップ
Ｓ１２３へ飛び、試験条件Ｂに替えて試験条件Ａを設定
する。そして、ステップＳ１２４において試験条件Ａで
再度同じ試験を行う。次のステップＳ１２５でパスすれ
ば、「良品」と判定され、次のステップＳ１２７で試験
条件Ｂを再度設定してから、第３ステップ群を開始す
る。ステップＳ１２５でパスしなければ、次のステップ
Ｓ１２６で「不良品」と判定される。

【００２６】このように、図８に示す構成を持つ従来の
半導体デバイス試験装置１０１では、試験プログラムＰ
Ｒ内の記述すなわち定義によって、試験動作フローの分
岐および試験条件の設定と変更（再設定）が行われる。

【００２７】

【発明が解決しようとする課題】図８に示す従来の半導
体デバイス試験装置１０１において、図９に示すような
二段階試験方法（ｂ）を実行する場合、被試験デバイス
１３０の種類が変わると、それに応じて試験プログラム
ＰＲの内容を変更する必要があるが、その際に、試験プ
ログラムＰＲ内ですべてのステップ群１１０、１２０、
・・のそれぞれについて、試験条件ＡとＢの内容を変更
することが必要である。このため、その作業が煩雑であ
るばかりでなく、試験条件の設定ミスや変更漏れも生じ
やすいという問題がある。

【００２８】さらに、試験条件Ｂでの試験結果に応じて
動作フローを分岐する処理を試験プログラムＰＲで行っ
ているため、その分岐処理がオーバーヘッドとなって試
験プログラムＰＲの実行速度が低下し、その結果、試験
時間が長くなるという問題もある。

【００２９】そこで、本発明の目的は、試験プログラム
内での試験条件の設定ミスや変更ミスを防止しながら試
験時間を短縮できる半導体デバイスの試験方法および試
験装置を提供することにある。

【００３０】本発明の他の目的は、試験プログラムの作
成・変更を容易化できる半導体デバイスの試験方法およ
び試験装置を提供することにある。

【００３１】本発明のさらに他の目的は、試験プログラ
ムの実行速度を向上できる半導体デバイスの試験方法お
よび試験装置を提供することにある。

【００３２】

【課題を解決するための手段】（１）本発明の半導体
デバイス試験方法は、試験プログラムの記述内容に沿っ
て所望の半導体デバイスの試験を行う方法であって、前
記試験プログラムに記述された複数の試験条件情報をハ
ードウェア・レジスタに格納する第１ステップと、前記
ハードウェア・レジスタに格納された複数の試験条件情
報のうちの一つをレジスタ・コントローラで選択し、そ
の選択された試験条件情報に基づいて前記半導体デバイ
スの一回目の試験を行う第２ステップと、前記一回目の
試験の結果がフェイルである場合に、前記ハードウェア
・レジスタに格納された複数の試験条件情報のうちの他
の一つを前記レジスタ・コントローラで選択し、その選
択された試験条件情報に基づいて前記半導体デバイスの
二回目の試験を行う第３ステップとを備えてなることを
特徴とする。

【００３３】（２）本発明の半導体デバイス試験方法
では、試験プログラムに記述された複数の試験条件情報
をハードウェア・レジスタに格納しておき（第１ステッ
プ）、それら試験条件情報のうちの一つを選択して半導
体デバイスの一回目の試験を行う（第２ステップ）。そ
して、その一回目の機能試験の結果がフェイルである場
合に、前記ハードウェア・レジスタに格納された複数の
試験条件情報のうちの他の一つを選択して同じ半導体デ
バイスの二回目の試験を行う（第３ステップ）。

【００３４】このように、複数の試験条件情報をハード
ウェア・レジスタに予め格納しておき、その後、それら
の格納された複数の試験条件情報をレジスタ・コントロ
ーラで選択して一回目と二回目の試験を行うので、試験
条件の選択を試験プログラム内の記述によってソフトウ
ェアで行う従来方法に比べて、試験に要する時間が短縮
される。また、同じ理由により、試験プログラム内での
試験条件の設定ミスや変更ミスを防止することができ
る。

【００３５】さらに、ハードウェア・レジスタに格納さ
れた複数の試験条件情報をレジスタ・コントローラで選
択して一回目と二回目の試験を行うので、試験プログラ
ムの中で動作フローの分岐を作成し、それによって形成
される枝フローのそれぞれにおいて試験条件を記述した
り変更したりする作業が不要となる。その結果、試験プ
ログラムの作成・変更が容易になる。しかも、試験プロ
グラムの中で動作フローの分岐を作成する必要がないの
で、試験プログラムの実行速度を向上することができ
る。

【００３６】（３）本発明の半導体デバイス試験方法
の好ましい例では、前記複数の試験条件情報が前記ハー
ドウェア・レジスタの異なるアドレスの記憶領域に格納
され、また、前記一回目の試験の結果がフェイルである
場合に、前記レジスタ・コントローラが、前記ハードウ
ェア・レジスタの読み出しアドレスを変えることによっ
て前記二回目の試験に用いる前記試験条件情報を選択す
る。

【００３７】この例では、当該試験方法に使用する半導
体デバイス試験装置の構成が簡略となる利点がある。

【００３８】本発明の半導体デバイス試験方法の他の好
ましい例では、前記第１ステップにおいて、前記複数の
試験条件情報が、前記ハードウェア・レジスタの記憶領
域よりも多くの記憶領域を持つソフトウェア・レジスタ
に格納された後、前記ソフトウェア・レジスタのアドレ
スを前記ハードウェア・レジスタのアドレスに動的に割
り当てることにより、必要に応じて前記ハードウェア・
レジスタ内に格納される。

【００３９】この例では、前記ハードウェア・レジスタ
の記憶領域が、前記複数の試験条件情報を格納するのに
不十分となる事態を防止できる利点がある。これはま
た、前記ハードウェア・レジスタの記憶領域を少なくで
きることを意味し、コスト低減に寄与する。

【００４０】本発明の半導体デバイス試験方法のさらに
他の好ましい例では、前記レジスタ・コントローラにカ
ウンタとセレクタとを設け、前記セレクタによって、前
記一回目の試験の結果がフェイルとなった前記半導体デ
バイスの数をカウントしてフェイル数情報を生成し、前
記フェイル数情報が所定の数値以上になると、それ以降
は前記二回目の試験で使用する試験条件情報を前記セレ
クタによって選択して前記二回目の試験のみが行われ
る。

【００４１】この例では、前記一回目の試験において前
記半導体デバイスのあるロットのほぼ全数についてフェ
イルするような場合でも、そのような事態を自動的に検
知して、試験時間が長くなることを防止できる利点があ
る。

【００４２】本発明の半導体デバイス試験方法のさらに
他の好ましい例では、前記第３ステップにおいて、前記
複数の試験条件情報のうちの他の一つの選択と共に、使
用する試験パターンの変更が行われる。

【００４３】この例では、前記一回目の試験の結果に応
じて、試験条件情報だけでなく使用する試験パターンを
も変えることができ、いっそう効率的に試験を行える利
点がある。

【００４４】（４）本発明の半導体デバイス試験装置
は、試験プログラムの記述内容に沿って所望の半導体デ
バイスの試験を行う装置であって、前記試験プログラム
に記述された複数の試験条件情報を格納するハードウェ
ア・レジスタと、前記ハードウェア・レジスタに格納さ
れた複数の試験条件情報のうちの一つを選択するレジス
タ・コントローラと、前記レジスタ・コントローラによ
って選択された前記試験条件情報に基づいて前記半導体
デバイスに試験入力信号を供給し、且つその試験入力信
号に応答して前記半導体デバイスから出力された試験出
力信号を受けて、前記半導体デバイスについてのパス／
フェイル信号を出力するピン・エレクトロニクスとを備
え、前記レジスタ・コントローラは、前記ピン・エレク
トロニクスが出力する前記パス／フェイル信号の内容に
応じて、前記ハードウェア・レジスタから異なった前記
試験条件情報を選択するように構成されていることを特
徴とする。

【００４５】（５）本発明の半導体デバイス試験装置
では、上述した本発明の半導体デバイス試験方法が実施
できるので、本発明の半導体デバイス試験方法で述べた
のと同じ理由により、試験条件の選択を試験プログラム
内の記述によってソフトウェアで行う従来装置に比べ
て、試験に要する時間が短縮され、また試験プログラム
内での試験条件の設定ミスや変更ミスを防止することが
できる。さらに、試験プログラムの作成・変更が容易に
なると共に、試験プログラムの実行速度を向上できる。

【００４６】（６）本発明の半導体デバイス試験装置
の好ましい例では、前記複数の試験条件情報が前記ハー
ドウェア・レジスタの異なるアドレスの記憶領域に格納
され、また、前記一回目の試験の結果がフェイルである
場合に、前記レジスタ・コントローラが、前記ハードウ
ェア・レジスタの読み出しアドレスを変えることによっ
て前記二回目の試験に用いる前記試験条件情報を選択す
る。

【００４７】この例では、当該半導体デバイス試験装置
の構成が簡略となる利点がある。

【００４８】本発明の半導体デバイス試験装置の他の好
ましい例では、前記ハードウェア・レジスタの記憶領域
よりも多くの記憶領域を持つソフトウェア・レジスタが
さらに設けられる。そして、前記複数の試験条件情報
が、前記ソフトウェア・レジスタに格納された後、その
ソフトウェア・レジスタのアドレスを前記ハードウェア
・レジスタのアドレスに動的に割り当てることにより、
必要に応じて前記ハードウェア・レジスタ内に格納され
る。

【００４９】この例では、前記ハードウェア・レジスタ
の記憶領域が、前記複数の試験条件情報を格納するのに
不十分となる事態を防止できる利点がある。これはま
た、前記ハードウェア・レジスタの記憶領域を少なくで
きることを意味し、コスト低減に寄与する。

【００５０】本発明の半導体デバイス試験装置のさらに
他の好ましい例では、前記レジスタ・コントローラが、
前記一回目の試験の結果がフェイルとなった前記半導体
デバイスの数をカウントしてフェイル数情報を生成する
カウンタと、前記フェイル数情報が所定の数値以上にな
ると、それ以降は前記二回目の試験で使用する試験条件
情報を選択して前記二回目の試験のみを行うようにする
セレクタとを備える。

【００５１】この例では、前記一回目の試験において前
記半導体デバイスのあるロットのほぼ全数についてフェ
イルするような場合でも、そのような事態を自動的に検
知して、試験時間が長くなることを防止できる利点があ
る。

【００５２】本発明の半導体デバイス試験装置のさらに
他の好ましい例では、パターン・コントローラがさらに
設けられる。そして、前記レジスタ・コントローラが、
前記ピン・エレクトロニクスが出力する前記パス／フェ
イル信号の内容に応じて、前記ハードウェア・レジスタ
から異なった前記試験条件情報を選択する際に、前記パ
ターン・コントローラが使用する試験パターンの変更を
併せて行う。

【００５３】この例では、二回目の試験おいて、一回目
の試験の結果に応じて、試験条件情報だけでなく使用す
る試験パターンをも変えることができ、いっそう効率的
に試験を行える利点がある。

【００５４】

【発明の実施の形態】以下、本発明の好適な実施の形態
について添付図面を参照しながら説明する。

【００５５】（第１実施形態）図１は、本発明の第１実
施形態の半導体デバイス試験装置１を示す。この試験装
置１は、例えば、ロジックＬＳＩの論理機能やメモリＬ
ＳＩの記憶機能の試験に使用することができる。

【００５６】図１より明らかなように、第１実施形態の
半導体デバイス試験装置１は、プログラム・メモリ２
と、ハードウェア・レジスタ３と、タイミング・ジェネ
レータ４と、フォーマット・コントロール５と、パター
ン・メモリ６と、パターン・ジェネレータ７と、ピン・
エレクトロニクス８と、レジスタ・コントローラ９とを
備えている。

【００５７】プログラム・メモリ２は、実行する機能試
験の内容と手順が記述された試験プログラムＰＲを格納
するのに使用される。試験装置１は、図示しない中央制
御装置（ＣＰＵ）によって試験プログラムＰＲに書かれ
た処理ステップ群をその先頭から順次実行することによ
り、被試験デバイス３０について所望の機能試験を実行
する。

【００５８】試験プログラムＰＲでは、被試験デバイス
３０に対して行う機能試験の種類に応じて、使用する試
験パターン等についての「試験条件情報」が指定され
る。その具体例は、従来装置１０１の説明において述べ
たのと同じである。

【００５９】ハードウェア・レジスタ３は、試験プログ
ラムＰＲに書かれた試験条件情報を格納するのに使用さ
れる。この試験条件情報は、試験プログラムＰＲの記述
に沿って、レジスタ３の対応アドレスの記憶領域に格納
される。

【００６０】パターン・メモリ６は、試験プログラムＰ
Ｒに記述された名称を持つ一連の試験パターンの生成に
必要な試験パターン情報Ｉ_2Aを格納するのに使用され
る。

【００６１】タイミング・ジェネレータ４は、試験プロ
グラムＰＲの記述に沿ってハードウェア・レジスタ３の
対応アドレスに格納されたタイミング情報Ｉ_3Aを読み出
して、そのタイミング情報Ｉ_3Aに対応するタイミング・
パルスＩ₄を生成する。こうして生成されたタイミング
・パルスＩ₄は、フォーマット・コントロール５とパタ
ーン・ジェネレータ７とに送られる。

【００６２】パターン・ジェネレータ７は、パターン・
メモリ６から読み出した試験パターン情報Ｉ₆と、タイ
ミング・ジェネレータ４から送られるタイミング・パル
スＩ₄とに基づいて、試験パターンに対応する波形情報
Ｉ₇を生成する。

【００６３】フォーマット・コントロール５は、パター
ン・ジェネレータ７で生成された波形情報Ｉ₇と、タイ
ミング・ジェネレータ４で生成されたタイミング・パル
スＩ₄と、ハードウェア・レジスタ３の対応アドレスに
格納された波形生成情報Ｉ_3B（これは試験プログラムＰ
Ｒに記述されている）とに基づいて、使用する試験パタ
ーンのフォーマット情報Ｉ₅を生成する。こうして生成
されたフォーマット情報Ｉ₅は、ピン・エレクトロニク
ス８に送られて試験入力信号Ｓ_TINを生成するのに使用
される。

【００６４】ピン・エレクトロニクス８は、フォーマッ
ト・コントロール５で生成されたフォーマット情報Ｉ₅
と、ハードウェア・レジスタ３の対応アドレスから読み
出される電圧値Ｉ_3Cに応じて、所望の波形と所望の電圧
値を持つ一連の試験用信号群、すなわち試験入力信号Ｓ
_TINを生成し、被試験デバイス３０にその入力端子を介
して印加する。ピン・エレクトロニクス８はまた、試験
入力信号Ｓ_TINに応答して被試験デバイス３０が出力す
る試験出力信号Ｓ_TOUTをその出力端子を介して受け取
り、得られた出力信号パターンを所定の期待値パターン
と比較して、その被試験デバイス３０がその試験パター
ンに対してパスかフェイルかを判定する。その判定結果
は、パス／フェイル信号Ｓ_PFによってレジスタ・コント
ローラ９に報知される。

【００６５】ピン・エレクトロニクス８は、ドライバと
コンパレータ（いずれも図示せず）を有している。ドラ
イバは、フォーマット・コントロール５で生成されたフ
ォーマット情報Ｉ₅を被試験デバイス３０用の試験電圧
を持つパターンに変換する回路である。コンパレータ
は、被試験デバイス３０からの試験出力信号Ｓ_TOUTで与
えられる出力値を所定の期待値と比較・照合して、その
結果を出力する回路である。

【００６６】レジスタ・コントローラ９は、ピン・エレ
クトロニクス８から送られるパス／フェイル信号Ｓ_PFに
応じてハードウェア・レジスタ３に制御信号Ｓ_Cを送
り、ハードウェア・レジスタ３の読み出しアドレス（す
なわち記憶領域）を変えることができる。このため、ハ
ードウェア・レジスタ３の異なるアドレスに異なる試験
条件情報を格納しておくことにより、パス／フェイル信
号Ｓ_PFの内容に応じて試験条件を変更することが可能と
なる。つまり、図８と図９を参照して説明した従来の半
導体デバイス試験装置１０１のように、パス／フェイル
信号Ｓ_PFの内容に応じて試験条件が変わるように試験プ
ログラムＰＲ内で記述しなくても、パス／フェイル信号
Ｓ_PFの内容に応じて試験条件を変更できる。よって、試
験プログラムＰＲの記述が簡略化され、設定ミスや変更
ミスが生じ難くなる。

【００６７】レジスタ・コントローラ９はまた、パス／
フェイル信号Ｓ_PF’を出力する。このパス／フェイル信
号Ｓ_PF’によって、実行中の機能試験の試験パターンに
ついて被試験デバイス３０がパスかフェイルかの判定結
果をモニタ／自動搬送機４０に報知される。その結果、
モニタを介して、オペレータは被試験デバイス３０がパ
スかフェイルかの判定結果を知ることができる。また、
自動搬送機４０は、パス／フェイル信号Ｓ_PF’の内容に
応じて、次の被試験デバイス３０を当該試験装置１に向
かって直ちに搬送するか、一時待機するかの動作が制御
される。

【００６８】図１に示す第１実施形態の半導体デバイス
試験装置１の動作フローを図２および図３に示す。

【００６９】所定の規格に沿った試験条件をＡ、動作限
界での試験条件をＢとすると、クロック信号は、試験条
件Ａでは規格で定められた「試験周波数」に設定され、
試験条件Ｂでは「試験周波数」より高い「動作限界周波
数」に設定される。

【００７０】基本フローは、図２に示すように、ステッ
プＳ１で試験条件Ａを設定し、ステップＳ２で試験条件
Ｂを設定した後に、ステップＳ３で所望の機能試験を実
行する、というものである。つまり、所望の機能試験を
実行する前に、二つの試験条件ＡとＢの双方をハードウ
ェア・レジスタ３に設定・格納しておくのである。

【００７１】試験条件ＡとＢの設定は、例えば、図４に
示すようにして行われる。図４では、説明を簡単にする
ため、ハードウェア・レジスタ３の全記憶領域のうち８
ビットの記憶領域（それらのアドレスをＬ０〜Ｌ７とす
る）が、試験条件ＡとＢの格納用として使用されるよう
に描いてある。このようなアドレス指定は、試験プログ
ラムＰＲで容易に行うことができる。図４の場合には、
ステップＳ１とＳ２を実行することにより、試験条件Ａ
がレジスタ３のＬ０〜Ｌ３の４ビットの記憶領域に格納
され、試験条件Ｂが同レジスタ３のＬ４〜Ｌ７の４ビッ
トの記憶領域に格納される。

【００７２】なお、試験条件ＡとＢの双方を機能試験に
先だって設定しておけばよいのであるから、図２の順序
とは逆に、ステップＳ１で試験条件Ｂを設定しステップ
Ｓ２で条件Ａを設定してもよいことは言うまでもない。

【００７３】ステップＳ３の機能試験のステップでは、
図３に示す動作が実行される。すなわち、試験条件Ａと
Ｂを使用した同じ処理内容からなる複数のステップ群１
０、２０、３０・・・が、試験パターンを変えながら連
続して順次実行される。すべての試験パターンについて
の処理が終了すれば、ステップＳ３が完了する。

【００７４】第１ステップ群１０では、まず最初に、ス
テップＳ２に続いてステップＳ１１が実行される。ステ
ップＳ１１では、第１試験パターンを使用しながら、一
つの被試験デバイス３０に対して試験条件Ｂで機能試験
が実行される。レジスタ３のアドレスＬ４〜Ｌ７に格納
されている試験条件Ｂの情報は、レジスタ・コントロー
ラ９の制御信号Ｓ_Cによって選択される。

【００７５】次のステップＳ１２では、ステップＳ１１
で行った試験（動作限界周波数での試験）の結果に基づ
いてその被試験デバイス３０がパスしたか否かを判定す
る。パスすれば、その被試験デバイス３０は第１試験パ
ターンについては「良品」と判定され、直ちに第２試験
パターンを用いた試験を実行するための第２ステップ群
２０へ飛ぶ。パスしなければ、次のステップＳ１３で、
試験条件Ａに替えてから再度同じ試験を行う。試験条件
Ｂから試験条件Ａへの切換は、レジスタ・コントローラ
９の制御信号Ｓ_Cで、ハードウェア・レジスタ３の読み
出しアドレスを変えることによって行われる。

【００７６】次のステップＳ１４では、ステップＳ１３
で行った試験（試験周波数での試験）の結果に基づいて
その被試験デバイス３０がパスしたか否かを判定する。
パスすれば、第１試験パターンについては「良品」と判
定されるので、第２ステップ群２０に飛ぶ。ステップＳ
１４でパスしなければ、ステップＳ１５でフェイルと判
定される。その結果、その被試験デバイス３０は、第１
試験パターンについて「不良品」と判定される。

【００７７】第２ステップ群２０においても、使用する
試験パターンが異なる以外は上記第１ステップ群１０と
同一のステップが実行される。すなわち、ステップＳ２
１では、第２試験パターンを用いて被試験デバイス３０
に対して試験条件Ｂで機能試験を行う。そして、次のス
テップＳ２２で、その試験結果に基づいてそのデバイス
３０がパスしたか否かを判定する。パスすれば、第２試
験パターンについては「良品」と判定され、直ちに次の
第３試験パターンを用いた試験を実行するための第３ス
テップ群３０へ飛ぶ。パスしなければ、ステップＳ２３
へ飛び、試験条件Ａに変えて再度同じ試験を行う。次の
ステップＳ２４でパスすれば、第１および第２の試験パ
ターンについては「良品」と判定されるので、第３ステ
ップ群３０へ飛ぶ。ステップＳ２４でパスしなければ、
ステップＳ２５でフェイルと判定される。その結果、そ
の被試験デバイス３０は、第２試験パターンについて
「不良品」と判定される。

【００７８】以下、試験パターンを変えながら、第３ス
テップ群３０およびそれ以後のステップ群（図示せず）
においても同様のステップが繰り返される。

【００７９】以上述べたように、本発明の第１実施形態
の半導体デバイス試験装置１では、図２の機能試験実行
ステップＳ３内のステップ群１０、２０、３０、・・・
・の各々において、試験プログラムＰＲに記述された試
験条件ＡとＢをハードウェア・レジスタ３に予め格納し
ておき、試験条件Ｂ（試験入力信号Ｓ_TINの周波数を所
定の動作限界周波数に設定する）を選択してピン・エレ
クトロニクス８によって被試験デバイス３０の一回目の
機能試験を行う。そして、その一回目の機能試験の結果
がフェイルである場合に、試験条件Ａ（試験入力信号Ｓ
_TINの周波数を所定の規格試験周波数に設定する）を選
択して同じ被試験デバイス３０について二回目の機能試
験を行う。

【００８０】このように、ハードウェア・レジスタ３に
格納された試験条件ＡとＢの情報の一方をレジスタ・コ
ントローラ９の制御信号Ｓ_Cで選択的に読み出して一回
目と二回目の機能試験をそれぞれ行うので、試験条件Ａ
とＢの選択を試験プログラムＰＲ内の記述によってソフ
トウェアで行う従来方法に比べて、機能試験に要する時
間が短縮される。また、同じ理由により、試験プログラ
ムＰＲ内での試験条件の設定ミスや変更ミスを防止する
こともできる。

【００８１】さらに、ハードウェア・レジスタ３に格納
された複数の試験条件情報をレジスタ・コントローラ９
で選択して一回目と二回目の試験を行うので、試験プロ
グラムＰＲの中で動作フローの分岐を作成し、それによ
って形成される枝フローのそれぞれにおいて試験条件を
記述したり変更したりする作業が不要となる。その結
果、試験プログラムＰＲの作成・変更が容易になる。し
かも、試験プログラムＰＲの中で動作フローの分岐を作
成する必要がないので、試験プログラムＰＲの実行速度
それ自体を向上することができる。

【００８２】（第２実施形態）図５は、本発明の第２実
施形態の半導体デバイス試験装置に使用するソフトウェ
ア・レジスタ２０とハードウェア・レジスタ３を示す。
これ以外の構成は、図１に示した第１実施形態の半導体
デバイス試験装置１と同じである。

【００８３】第１実施形態では、機能試験実行ステップ
Ｓ３を実行する前に、ハードウェア・レジスタ３に試験
条件ＡとＢの双方の情報を格納するので、ハードウェア
・レジスタ３のアドレス（すなわち記憶領域）の不足と
いった問題が生じ得る。この場合、ハードウェア・レジ
スタ３に格納された情報を試験プログラムＰＲで書き換
えるようにしてもよいことは言うまでもない。しかし、
そうすると、試験プログラムＰＲの実行速度の低下を招
くと共に、試験プログラムＰＲの書き換え作業も煩雑で
あるから、試験プログラムＰＲの修正ミスを生じやすく
なる。他方、一つの試験パターンについて機能試験を行
う際に、ハードウェア・レジスタ３の全アドレス（すな
わち記憶領域）を使用することは稀である。

【００８４】そこで、試験プログラムＰＲにおいて、ハ
ードウェア・レジスタ３の全アドレス（記憶領域）より
も多くのアドレスを持つソフトウェア・レジスタ２０を
定義し、各試験パターンについて使用されるソフトウェ
ア・レジスタ２０のアドレスをハードウェア・レジスタ
３のアドレスに対して動的に割り当てるようにする。こ
うすることにより、ハードウェア・レジスタ３のアドレ
スの不足といった事態を容易に回避することができる。

【００８５】例えば、図５に示すように、ソフトウェア
・レジスタ２０が１２ビットである（アドレスがＫ０〜
Ｋｂ）場合、例えば、ある試験パターンについて機能試
験を行う際に、ソフトウェア・レジスタ２０のアドレス
Ｋ０、Ｋ２、Ｋ３、Ｋ５をハードウェア・レジスタ３の
アドレスＬ０、Ｌ１、Ｌ２、Ｌ３にそれぞれ割り当て、
そこに試験条件Ａの情報を格納する。また、ソフトウェ
ア・レジスタ２０のアドレスＫ６、Ｋ８、Ｋ９、Ｋｂを
ハードウェア・レジスタ３のアドレスＬ４、Ｌ５、Ｌ
６、Ｌ７にそれぞれ割り当て、そこに試験条件Ｂの情報
を格納する。他の試験パターンについて機能試験を行う
場合には、アドレスの割り当てを変更すればよい。

【００８６】図５のようなアドレスの動的割り当ては、
従来より公知の方法を用いれば、第１実施形態の半導体
デバイス試験装置１においても容易に実現できる。例え
ば、所望の試験パターンが試験装置１内で使用される際
に、ハードウェア・レジスタ３のアドレスの使用状況を
調べるように設定しておき、すでに使用されていること
が判明した場合には、アドレス割り当てフォーマットを
書き換えて所望のソフトウェア・レジスタ２０のアドレ
スがハードウェア・レジスタ３の任意のアドレスに割り
当てられるようにすればよい。

【００８７】（第３実施形態）図６は、本発明の第３実
施形態の半導体デバイス試験装置１Ｂに使用するレジス
タ・コントローラ９Ａの内部構成を示す。レジスタ・コ
ントローラ９Ａ以外の構成は、第１実施形態の半導体デ
バイス試験装置１と同じである。

【００８８】製造状況によっては、動作限界周波数を用
いる試験条件Ｂでは、あるロットのほぼ全数の被試験デ
バイス３０がフェイルする可能性がある。このような場
合には、ほぼ全数の被試験デバイス３０について動作周
波数を用いる試験条件Ａの試験を続いて実行することに
なるため、かえって試験時間が長くなってしまう。

【００８９】そこで、第３実施形態の半導体デバイス試
験装置１Ａでは、レジスタ・コントローラ９Ａの内部に
カウンタ９ａとセレクタ９ｂが設けてある。カウンタ９
ａは、パス／フェイル信号Ｓ_PFを受けて、試験条件Ａま
たはＢでパスまたはフェイルした被試験デバイス３０の
数と試験パターンの数をカウントする。そして、ある一
つの被試験デバイス３０に対して試験条件Ｂでフェイル
する「試験パターンの数」が一定値以上になると、セレ
クタ９ｂは調整信号Ｓ_9aをセレクタ９ｂに送る。する
と、レジスタ・コントローラ９Ａは、ハードウェア・レ
ジスタ３から試験条件Ａのみを読み出すようになる。こ
うして、それ以降に試験を行う被試験デバイス３０につ
いては、ハードウェア・レジスタ３から試験条件Ａのみ
が読み出されて実行される。

【００９０】こうすることにより、試験条件Ｂにおいて
被試験デバイス３０のあるロットのほぼ全数がフェイル
するような場合にも、試験時間を短縮してスループット
を上げることが可能となる。

【００９１】なお、上記説明では、試験条件Ｂでフェイ
ルする「試験パターンの数」が一定値以上になると、セ
レクタ９ｂが調整信号Ｓ_9aを送るようにしている。しか
し、次のように変更してもよい。すなわち、被試験デバ
イス３０のあるロットにおいて、ある試験パターンにつ
いて試験条件Ｂでフェイルする「被試験デバイス３０の
数」が一定値以上になった時に、セレクタ９ｂが調整信
号Ｓ_9aを送るようｊに構成し、それ以降はハードウェア
・レジスタ３から試験条件Ａのみを読み出して実行する
ようにしてもよい。この場合にも、試験時間を短縮して
スループットを上げることが可能となる。

【００９２】（第４実施形態）図７は、本発明の第４実
施形態の半導体デバイス試験装置１Ｃの構成を示す。こ
の試験装置１Ｃは、パターン・コントローラ１０が追加
されている以外は、第１実施形態の半導体デバイス試験
装置１と同じ構成を持つ。

【００９３】パターン・コントローラ１０は、ピン・エ
レクトロニクス８が出力するパス／フェイル信号Ｓ_PFを
受けて、制御信号Ｓ_C’をパターン・ジェネレータ７に
送る。パターン・ジェネレータ７は、制御信号Ｓ_C’に
応じて使用する試験パターンの波形情報Ｉ₇を変更する
ので、フォーマット・コントロール５からピン・エレク
トロニクス８に送られる試験パターンのフォーマット情
報が変更される。その結果、フェイル信号Ｓ_PFの内容に
応じて、ハードウェア・レジスタ３に格納されている試
験条件情報の切換と共に、使用される試験パターンの切
換ないし選択が可能となる。

【００９４】（第５実施形態）試験パターンの内容によ
っては、ある試験パターンにおいて、動作限界周波数を
用いる試験条件Ｂでは被試験デバイス３０がフェイルし
やすいが、動作周波数を用いる試験条件Ａではパスしや
すい、という場合がある。本発明の第５実施形態の半導
体デバイス試験方法は、このような場合に有効である。
すなわち、そのようなフェイルしやすい「試験パター
ン」についてのみ試験条件Ａで機能試験を行い、それ以
外の試験パターンについては最初に試験条件Ｂで行い、
次いで試験条件Ａで行う。

【００９５】こうすると、次の被試験デバイス３０から
は、当該試験パターンについては試験条件Ａのみで試験
が行われるため、試験時間を短縮できる。このような方
法は、例えば、第３実施形態の半導体デバイス試験装置
１Ｂを用いて容易に実行できる。

【００９６】（変形例）上記第１〜第５の実施形態で
は、機能試験における試験周波数または試験パターンの
変更について述べているが、本発明は機能試験以外の試
験、例えば半導体デバイスの直流（ＤＣ）動作特性を調
べるＤＣ試験や、半導体デバイスの動的動作特性を調べ
る交流（ＡＣ）試験にも適用可能であることは言うまで
もない。この場合、試験条件情報の内容は試験の種類に
応じて変化する。

【００９７】また、レジスタ・コントローラ９は、処理
速度を考慮すれば専用ハードウェアとして構成するのが
好ましいが、本発明はこれには限定されない。試験プロ
グラムＰＲには記述せずに、例えば、半導体デバイス試
験装置のシステム・ソフトウェアが管理するようにすれ
ば、レジスタ・コントローラ９をソフトウェアで構成し
てもよい。

【００９８】

【発明の効果】以上説明したように、本発明の半導体デ
バイスの試験方法と試験装置によれば、試験プログラム
内での試験条件の設定ミスや変更ミスを防止しながら試
験時間を短縮できる。また、試験プログラムの作成・変
更を容易化できる。さらに、試験プログラムの実行速度
を向上できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の半導体デバイス試験装
置の構成を示す機能ブロック図である。

【図２】本発明の第１実施形態の半導体デバイス試験方
法の動作ステップを示すフローチャートである。

【図３】図２の本発明の第１実施形態の半導体デバイス
試験方法における機能試験実行ステップの詳細を示すフ
ローチャートである。

【図４】本発明の第１実施形態の半導体デバイス試験方
法において、ハードウェア・レジスタに二つの異なる試
験条件を設定・格納する方法を示す概念図である。

【図５】本発明の第２実施形態の半導体デバイス試験装
置において、ソフトウェア・レジスタのアドレスをハー
ドウェア・レジスタのアドレスに動的に割り当てる状態
を示す概念図である。

【図６】本発明の第３実施形態の半導体デバイス試験装
置に使用するレジスタ・コントローラの内部構成を示す
機能ブロック図である。

【図７】本発明の第４実施形態の半導体デバイス試験装
置の構成を示す機能ブロック図である。

【図８】従来の半導体デバイス試験装置の構成を示す機
能ブロック図である。

【図９】従来の半導体デバイス試験方法の動作ステップ
を示すフローチャートである。

【符号の説明】１、１Ａ、１Ｂ、１Ｃ半導体デバイス試験装置２プログラム・メモリ３ハードウェア・レジスタ４タイミング・ジェネレータ５フォーマット・コントロール６パターン・メモリ７パターン・ジェネレータ８ピン・エレクトロニクス９、９Ａレジスタ・コントローラ９ａカウンタ９ｂセレクタ１０パターン・コントローラ２０ソフトウェア・レジスタ３０被試験デバイス４０モニタ／自動搬送機

Claims

【特許請求の範囲】

【請求項１】試験プログラムの記述内容に沿って所望
の半導体デバイスの試験を行う方法であって、前記試験プログラムに記述された複数の試験条件情報を
ハードウェア・レジスタに格納する第１ステップと、前記ハードウェア・レジスタに格納された複数の試験条
件情報のうちの一つをレジスタ・コントローラで選択
し、その選択された試験条件情報に基づいて前記半導体
デバイスの一回目の試験を行う第２ステップと、前記一回目の試験の結果がフェイルである場合に、前記
ハードウェア・レジスタに格納された複数の試験条件情
報のうちの他の一つを前記レジスタ・コントローラで選
択し、その選択された試験条件情報に基づいて前記半導
体デバイスの二回目の試験を行う第３ステップとを備え
てなることを特徴とする半導体デバイス試験方法。
【請求項２】前記複数の試験条件情報が前記ハードウ
ェア・レジスタの異なるアドレスの記憶領域に格納さ
れ、また、前記一回目の試験の結果がフェイルである場
合に、前記レジスタ・コントローラが、前記ハードウェ
ア・レジスタの読み出しアドレスを変えることによって
前記二回目の試験に用いる前記試験条件情報を選択する
請求項１に記載の半導体デバイス試験方法。
【請求項３】前記第１ステップにおいて、前記複数の
試験条件情報が、前記ハードウェア・レジスタの記憶領
域よりも多くの記憶領域を持つソフトウェア・レジスタ
に格納された後、前記ソフトウェア・レジスタのアドレ
スを前記ハードウェア・レジスタのアドレスに動的に割
り当てることにより、必要に応じて前記ハードウェア・
レジスタ内に格納される請求項１または２に記載の半導
体デバイス試験方法。
【請求項４】前記レジスタ・コントローラにカウンタ
とセレクタとを設け、前記セレクタによって、前記一回
目の試験の結果がフェイルとなった前記半導体デバイス
の数をカウントしてフェイル数情報を生成し、前記フェ
イル数情報が所定の数値以上になると、それ以降は前記
二回目の試験で使用する試験条件情報を前記セレクタに
よって選択して前記二回目の試験のみが行われる請求項
１〜３のいずれかに記載の半導体デバイス試験方法。
【請求項５】前記フェイル数情報によってフェイルし
やすい試験パターンを見出し、その試験パターンについ
ては、以後、前記第３ステップのみが実行される請求項
４に記載の半導体デバイス試験方法。
【請求項６】前記第３ステップにおいて、前記複数の
試験条件情報のうちの他の一つの選択と共に、使用する
試験パターンの変更が行われる請求項１〜５のいずれか
に記載の半導体デバイス試験方法。
【請求項７】試験プログラムの記述内容に沿って所望
の半導体デバイスの試験を行う装置であって、前記試験プログラムに記述された複数の試験条件情報を
格納するハードウェア・レジスタと、前記ハードウェア・レジスタに格納された複数の試験条
件情報のうちの一つを選択するレジスタ・コントローラ
と、前記レジスタ・コントローラによって選択された前記試
験条件情報に基づいて前記半導体デバイスに試験入力信
号を供給し、且つその試験入力信号に応答して前記半導
体デバイスから出力された試験出力信号を受けて、前記
半導体デバイスについてのパス／フェイル信号を出力す
るピン・エレクトロニクスとを備え、前記レジスタ・コントローラは、前記ピン・エレクトロ
ニクスが出力する前記パス／フェイル信号の内容に応じ
て、前記ハードウェア・レジスタから異なった前記試験
条件情報を選択するように構成されていることを特徴と
する半導体デバイス試験装置。
【請求項８】前記複数の試験条件情報が前記ハードウ
ェア・レジスタの異なるアドレスの記憶領域に格納さ
れ、また、前記一回目の試験の結果がフェイルである場
合に、前記レジスタ・コントローラが、前記ハードウェ
ア・レジスタの読み出しアドレスを変えることによって
前記二回目の試験に用いる前記試験条件情報を選択する
請求項７に記載の半導体デバイス試験装置。
【請求項９】前記ハードウェア・レジスタの記憶領域
よりも多くの記憶領域を持つソフトウェア・レジスタが
さらに設けられており、しかも、前記複数の試験条件情
報が、前記ソフトウェア・レジスタに格納された後、そ
のソフトウェア・レジスタのアドレスを前記ハードウェ
ア・レジスタのアドレスに動的に割り当てることによ
り、必要に応じて前記ハードウェア・レジスタ内に格納
される請求項７または８に記載の半導体デバイス試験装
置。
【請求項１０】前記レジスタ・コントローラが、前記
一回目の試験の結果がフェイルとなった前記半導体デバ
イスの数をカウントしてフェイル数情報を生成するカウ
ンタと、前記フェイル数情報が所定の数値以上になる
と、それ以降は前記二回目の試験で使用する試験条件情
報を選択して前記二回目の試験のみを行うようにするセ
レクタとを備えている請求項７〜９のいずれかに記載の
半導体デバイス試験装置。
【請求項１１】パターン・コントローラをさらに備え
ており、しかも、前記レジスタ・コントローラが、前記
ピン・エレクトロニクスが出力する前記パス／フェイル
信号の内容に応じて、前記ハードウェア・レジスタから
異なった前記試験条件情報を選択する際に、前記パター
ン・コントローラが使用する試験パターンの変更が併せ
て行われる請求項７〜１０いずれかに記載の半導体デバ
イス試験装置。