JPH11353265A - 情報伝達装置 - Google Patents
情報伝達装置Info
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- JPH11353265A JPH11353265A JP15811798A JP15811798A JPH11353265A JP H11353265 A JPH11353265 A JP H11353265A JP 15811798 A JP15811798 A JP 15811798A JP 15811798 A JP15811798 A JP 15811798A JP H11353265 A JPH11353265 A JP H11353265A
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- data
- pin
- group
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Abstract
(57)【要約】
【課題】 データ設定時の時間（オーバヘッドタイム）
を短縮して効率よくデータを伝送できる情報伝達装置を
得る。 【解決手段】 同一機能を多数個含む複数のリソース１
７1〜１７nに対応して同一設定でよい機能をグループ化
して記憶するグループコントロールメモリ１４1〜１４n
と、このグループコントロールメモリを制御し、リソー
スのグループ毎の機能のデータ設定を１回のデータ送信
で設定するＣＰＵ１１とを備える。
を短縮して効率よくデータを伝送できる情報伝達装置を
得る。 【解決手段】 同一機能を多数個含む複数のリソース１
７1〜１７nに対応して同一設定でよい機能をグループ化
して記憶するグループコントロールメモリ１４1〜１４n
と、このグループコントロールメモリを制御し、リソー
スのグループ毎の機能のデータ設定を１回のデータ送信
で設定するＣＰＵ１１とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、情報伝達装置に
関し、特に同一リソースを多数持つ機器にＣＰＵからコ
ントロール信号を送る情報伝達装置に関するものであ
る。
関し、特に同一リソースを多数持つ機器にＣＰＵからコ
ントロール信号を送る情報伝達装置に関するものであ
る。
【０００２】
【従来の技術】図４は、同一のリソースを多数個有する
機器にＣＰＵからコントロール信号を送信する従来の情
報伝達装置を示す構成図である。図において、１はＣＰ
Ｕ、２はＣＰＵ１からアドレス信号が供給されるアドレ
ス送信経路、３はＣＰＵ１からデータが供給されるデー
タバス、４は各リソース毎にアドレス信号をＣＰＵ１か
ら受け取るアドレスデコーダ、５はアドレスデコーダ４
からのアドレス信号に基づいて対応するアドレスにデー
タバス３からデータを取り込む各機能部、６1〜６nはア
ドレスデコーダ４および機能部５をそれぞれ含むリソー
スである。このように、従来の情報伝達装置では、リソ
ース６1〜６n内の各機能部５にそれぞれアドレスを持た
せることにより、ＣＰＵ１から容易に各機能部５にデー
タを送信している。
機器にＣＰＵからコントロール信号を送信する従来の情
報伝達装置を示す構成図である。図において、１はＣＰ
Ｕ、２はＣＰＵ１からアドレス信号が供給されるアドレ
ス送信経路、３はＣＰＵ１からデータが供給されるデー
タバス、４は各リソース毎にアドレス信号をＣＰＵ１か
ら受け取るアドレスデコーダ、５はアドレスデコーダ４
からのアドレス信号に基づいて対応するアドレスにデー
タバス３からデータを取り込む各機能部、６1〜６nはア
ドレスデコーダ４および機能部５をそれぞれ含むリソー
スである。このように、従来の情報伝達装置では、リソ
ース６1〜６n内の各機能部５にそれぞれアドレスを持た
せることにより、ＣＰＵ１から容易に各機能部５にデー
タを送信している。
【０００３】
【発明が解決しようとする課題】ところで、このような
構成をなす従来の情報伝達装置の場合には、同じリソー
スの繰り返しの機器の場合で、リソース毎に同じデータ
を送信したい場合でも、機器の機器数分のアドレスに対
してデータを送信する必要があるので、データ設定時の
時間（以下、オーバヘッドタイムと云う）の短縮が容易
でないという問題点があった。
構成をなす従来の情報伝達装置の場合には、同じリソー
スの繰り返しの機器の場合で、リソース毎に同じデータ
を送信したい場合でも、機器の機器数分のアドレスに対
してデータを送信する必要があるので、データ設定時の
時間（以下、オーバヘッドタイムと云う）の短縮が容易
でないという問題点があった。
【０００４】この発明は、このような問題点を解決する
ためになされたもので、同一リソースを多数持つ機器に
対するオーバヘッドタイムを短縮して効率よくデータを
伝送できる情報伝達装置を得ることを目的とする。
ためになされたもので、同一リソースを多数持つ機器に
対するオーバヘッドタイムを短縮して効率よくデータを
伝送できる情報伝達装置を得ることを目的とする。
【０００５】
【課題を解決するための手段】請求項１の発明に係わる
情報伝達装置は、同一機能を多数個含む複数の被測定機
器に対応して同一設定でよい機能をグループ化して記憶
する記憶手段と、該記憶手段を制御し、上記被測定機器
のグループ毎の機能のデータ設定を１回のデータ送信で
設定する制御手段とを備えたものである。
情報伝達装置は、同一機能を多数個含む複数の被測定機
器に対応して同一設定でよい機能をグループ化して記憶
する記憶手段と、該記憶手段を制御し、上記被測定機器
のグループ毎の機能のデータ設定を１回のデータ送信で
設定する制御手段とを備えたものである。
【０００６】請求項２の発明に係わる情報伝達装置は、
請求項１の発明において、上記記憶手段が、上記グルー
プ化された同一設定でよい機能に関連してマスクの機能
を記憶しているものである。
請求項１の発明において、上記記憶手段が、上記グルー
プ化された同一設定でよい機能に関連してマスクの機能
を記憶しているものである。
【０００７】請求項３の発明に係わる情報伝達装置は、
請求項１または２の発明において、上記記憶手段が、上
記被測定機器の設定データに関連して補正データを記憶
しているものである。
請求項１または２の発明において、上記記憶手段が、上
記被測定機器の設定データに関連して補正データを記憶
しているものである。
【０００８】請求項４の発明に係わる情報伝達装置は、
請求項２または３の発明において、上記記憶手段が、上
記同一設定でよい機能のグループ化の情報と、上記マス
クの機能の情報を複数のグループ情報の組み合わせとし
て記憶しているものである。
請求項２または３の発明において、上記記憶手段が、上
記同一設定でよい機能のグループ化の情報と、上記マス
クの機能の情報を複数のグループ情報の組み合わせとし
て記憶しているものである。
【０００９】
【発明の実施の形態】以下、この発明の各実施の形態を
図を参照して説明する。 実施の形態１．図１はこの発明の実施の形態１を示す構
成図である。本実施の形態は、一例として多ピンのパー
ピンリソース半導体試験装置を制御する場合に適用した
場合である。図において、１１は制御手段としてのＣＰ
Ｕ、１２はＣＰＵ１１から例えば３２ビットのアドレス
信号（ＣＰＵアドレス）が供給されるアドレス送信経
路、１３はＣＰＵ１１から例えば３２ビットのデータ
（メモリライトデータ）が供給されるデータバスであ
る。
図を参照して説明する。 実施の形態１．図１はこの発明の実施の形態１を示す構
成図である。本実施の形態は、一例として多ピンのパー
ピンリソース半導体試験装置を制御する場合に適用した
場合である。図において、１１は制御手段としてのＣＰ
Ｕ、１２はＣＰＵ１１から例えば３２ビットのアドレス
信号（ＣＰＵアドレス）が供給されるアドレス送信経
路、１３はＣＰＵ１１から例えば３２ビットのデータ
（メモリライトデータ）が供給されるデータバスであ
る。
【００１０】１４1〜１４nは各ピン毎に設けられたグル
ープコントロールメモリであって、これらのグループコ
ントロールメモリ１４1〜１４nには、ＣＰＵ１１からア
ドレス送信経路１２に出力されているアドレス信号３２
ビットの内、上位１０ビットがグループコントロールア
ドレスとして分離され、グループコントロールメモリ１
４1〜１４nのアドレスとしてそれぞれ入力され、また、
データバス１３上のデータ３２ビットの制御信号がメモ
リライトデータとして入力されるようになされている。
ープコントロールメモリであって、これらのグループコ
ントロールメモリ１４1〜１４nには、ＣＰＵ１１からア
ドレス送信経路１２に出力されているアドレス信号３２
ビットの内、上位１０ビットがグループコントロールア
ドレスとして分離され、グループコントロールメモリ１
４1〜１４nのアドレスとしてそれぞれ入力され、また、
データバス１３上のデータ３２ビットの制御信号がメモ
リライトデータとして入力されるようになされている。
【００１１】１５1〜１５nは各グループコントロールメ
モリ１４1〜１４nの出力側にそれぞれ設けられたゲート
イネーブル回路であって、これらのゲートイネーブル回
路１５1〜１５nを制御するゲートイネーブル制御情報が
グループコントロールメモリ１４1〜１４nにそれぞれ記
憶されている。１６1〜１６nはゲートイネーブル回路１
５1〜１５nの出力でそれぞれ制御されるゲート回路であ
って、これらのゲート回路１６1〜１６nにはＣＰＵ１１
からアドレス送信経路１２に出力されているアドレス信
号３２ビットの内下位２２ビットが各ピン内Ｈ／Ｗアド
レスとして入力され、また、データバス１３上のデータ
３２ビットの制御信号がＨ／Ｗ設定データとして入力さ
れるようになされている。
モリ１４1〜１４nの出力側にそれぞれ設けられたゲート
イネーブル回路であって、これらのゲートイネーブル回
路１５1〜１５nを制御するゲートイネーブル制御情報が
グループコントロールメモリ１４1〜１４nにそれぞれ記
憶されている。１６1〜１６nはゲートイネーブル回路１
５1〜１５nの出力でそれぞれ制御されるゲート回路であ
って、これらのゲート回路１６1〜１６nにはＣＰＵ１１
からアドレス送信経路１２に出力されているアドレス信
号３２ビットの内下位２２ビットが各ピン内Ｈ／Ｗアド
レスとして入力され、また、データバス１３上のデータ
３２ビットの制御信号がＨ／Ｗ設定データとして入力さ
れるようになされている。
【００１２】１７1〜１７nはアドレスデコード部１８と
各機能部例えばタイミング生成機能部１９、ＤＣレベル
生成機能部２０およびＤＣメジャーユニット２１をそれ
ぞれ含む各ピンのＨ／Ｗ（被測定機器）としてのリソー
スである。ゲート回路１６1〜１６nを通過した各ピン内
Ｈ／Ｗアドレスの情報はアドレスデコード部１８を介し
て各機能部即ちタイミング生成機能部１９、ＤＣレベル
生成機能部２０およびＤＣメジャーユニット２１に与え
られ、その情報に基づいてゲート回路１６1〜１６nを通
過したＨ／Ｗ設定データがそれぞれタイミング生成機能
部１９、ＤＣレベル生成機能部２０およびＤＣメジャー
ユニット２１に設定されるようになされている。
各機能部例えばタイミング生成機能部１９、ＤＣレベル
生成機能部２０およびＤＣメジャーユニット２１をそれ
ぞれ含む各ピンのＨ／Ｗ（被測定機器）としてのリソー
スである。ゲート回路１６1〜１６nを通過した各ピン内
Ｈ／Ｗアドレスの情報はアドレスデコード部１８を介し
て各機能部即ちタイミング生成機能部１９、ＤＣレベル
生成機能部２０およびＤＣメジャーユニット２１に与え
られ、その情報に基づいてゲート回路１６1〜１６nを通
過したＨ／Ｗ設定データがそれぞれタイミング生成機能
部１９、ＤＣレベル生成機能部２０およびＤＣメジャー
ユニット２１に設定されるようになされている。
【００１３】また、グループコントロールメモリ１４1
〜１４nは、マスク機能を有し、ゲートイネーブル回路
１５1〜１５nの第１の入力端子にグループコントロール
メモリ１４1〜１４nより印加されるイネーブル制御信号
をゲートイネーブル回路１５1〜１５nの第２の入力端子
にグループコントロールメモリ１４1〜１４nより印加さ
れるマスク信号でマスクするようにしている。
〜１４nは、マスク機能を有し、ゲートイネーブル回路
１５1〜１５nの第１の入力端子にグループコントロール
メモリ１４1〜１４nより印加されるイネーブル制御信号
をゲートイネーブル回路１５1〜１５nの第２の入力端子
にグループコントロールメモリ１４1〜１４nより印加さ
れるマスク信号でマスクするようにしている。
【００１４】次に、動作について説明する。いま、例え
ば１ピンと２ピンのＨ／Ｗであるリソース１７1と１７2
のＤＣレベル生成機能部２０に同じデータを設定する場
合、１ピンと２ピンのＨ／Ｗのグループコントロールメ
モリ１４1と１４2の０アドレスにイネーブルを、その他
のピンのＨ／Ｗのグループコントロールメモリ（図では
グループコントロールメモリ１４n）の０アドレスにデ
ィセーブルを記憶し、ＣＰＵアドレスの上位ビットに
０、下位２２ビットに１を設定すると、それぞれゲート
イネーブル回路１５1、１５2を介して１ピンと２ピンの
Ｈ／Ｗのゲート回路１６1と１６2がイネーブル、その他
のピンのＨ／Ｗのゲート回路（図ではゲートイネーブル
回路１５nを介したゲート回路１６n）がディセーブルと
なり、１ピンと２ピンのＨ／Ｗのアドレスデコード部１
８のみ１をデコードでき、１ピン、２ピンのＨ／Ｗの内
のＤＣレベル生成機能部２０がイネーブルになり、デー
タバス１３からの３２ビットのデータを設定することが
できる。
ば１ピンと２ピンのＨ／Ｗであるリソース１７1と１７2
のＤＣレベル生成機能部２０に同じデータを設定する場
合、１ピンと２ピンのＨ／Ｗのグループコントロールメ
モリ１４1と１４2の０アドレスにイネーブルを、その他
のピンのＨ／Ｗのグループコントロールメモリ（図では
グループコントロールメモリ１４n）の０アドレスにデ
ィセーブルを記憶し、ＣＰＵアドレスの上位ビットに
０、下位２２ビットに１を設定すると、それぞれゲート
イネーブル回路１５1、１５2を介して１ピンと２ピンの
Ｈ／Ｗのゲート回路１６1と１６2がイネーブル、その他
のピンのＨ／Ｗのゲート回路（図ではゲートイネーブル
回路１５nを介したゲート回路１６n）がディセーブルと
なり、１ピンと２ピンのＨ／Ｗのアドレスデコード部１
８のみ１をデコードでき、１ピン、２ピンのＨ／Ｗの内
のＤＣレベル生成機能部２０がイネーブルになり、デー
タバス１３からの３２ビットのデータを設定することが
できる。
【００１５】このように、本実施の形態では、同じ設定
をするピンをグループコントロールメモリを使ってグル
ープ化し、１回のデータ送信でグループピンを一度に設
定することで、オーバヘッドタイムを小さくし、スルー
プットを向上させることが可能になる。また、同じグル
ープに再度違うデータを設定する場合は、既にピンのグ
ループ化は記憶されているので、１回のデータ送信で再
設定が可能となる。さらに、このような機能にマスク機
能を設けることで、イネーブル制御信号をマスク信号で
マスクすることができ、設定速度を落とさず、自由度を
向上させることができる。
をするピンをグループコントロールメモリを使ってグル
ープ化し、１回のデータ送信でグループピンを一度に設
定することで、オーバヘッドタイムを小さくし、スルー
プットを向上させることが可能になる。また、同じグル
ープに再度違うデータを設定する場合は、既にピンのグ
ループ化は記憶されているので、１回のデータ送信で再
設定が可能となる。さらに、このような機能にマスク機
能を設けることで、イネーブル制御信号をマスク信号で
マスクすることができ、設定速度を落とさず、自由度を
向上させることができる。
【００１６】実施の形態２．図２はこの発明の実施の形
態２を示す構成図である。本実施の形態は、実質的に実
施の形態１を応用したもので、ここでは一例として複数
の被測定デバイスを測定する際のテスタピン割り付けに
適用した場合である。図において、複数の被測定デバイ
スＤＵＴ１，ＤＵＴ２を測定する場合、グループコント
ロールメモリ１４によりフレキシブルにＤＵＴ割り付け
をすることができる。テスタとしてのリソース１７の１
ピンのＨ／Ｗと２ピンのＨ／Ｗは、ＤＵＴ１の１ピンお
よびＤＵＴ２の１ピンＴ１に接続されている。つまり、
リソース１７の１ピンのＨ／Ｗと２ピンのＨ／Ｗは同一
設定でよく、グループコントロールメモリ１４内で同時
にイネーブルになるというグルーピングがされていれ
ば、１回のデータ送信で設定条件をテスタＨ／Ｗに送信
することができる。
態２を示す構成図である。本実施の形態は、実質的に実
施の形態１を応用したもので、ここでは一例として複数
の被測定デバイスを測定する際のテスタピン割り付けに
適用した場合である。図において、複数の被測定デバイ
スＤＵＴ１，ＤＵＴ２を測定する場合、グループコント
ロールメモリ１４によりフレキシブルにＤＵＴ割り付け
をすることができる。テスタとしてのリソース１７の１
ピンのＨ／Ｗと２ピンのＨ／Ｗは、ＤＵＴ１の１ピンお
よびＤＵＴ２の１ピンＴ１に接続されている。つまり、
リソース１７の１ピンのＨ／Ｗと２ピンのＨ／Ｗは同一
設定でよく、グループコントロールメモリ１４内で同時
にイネーブルになるというグルーピングがされていれ
ば、１回のデータ送信で設定条件をテスタＨ／Ｗに送信
することができる。
【００１７】このように、本実施の形態では、フレキシ
ブルにＤＵＴ割り付けできることから、被測定デバイス
ＤＵＴのピンの多少に拘わらず、効率的にテスタピンを
使用することができる。また、このような機能にマスク
機能を設けることで、設定を送りたくない被測定デバイ
スＤＵＴをフレキシブルにマスクすることができる。
ブルにＤＵＴ割り付けできることから、被測定デバイス
ＤＵＴのピンの多少に拘わらず、効率的にテスタピンを
使用することができる。また、このような機能にマスク
機能を設けることで、設定を送りたくない被測定デバイ
スＤＵＴをフレキシブルにマスクすることができる。
【００１８】実施の形態３．図３はこの発明の実施の形
態３を示す構成図である。図において、図１と対応する
部分には同一符号を付し、その詳細説明を省略する。本
実施の形態は、上述した実施の形態１の多ピンのパーピ
ンリソース半導体試験装置のピン個別データ一括制御の
場合である。ここでは、各ピン内の各機能部にそれぞれ
固有の補正が必要な場合について説明する。図におい
て、３０1〜３０nは各ピン毎に設けられたグループコン
トロールメモリであって、これらのグループコントロー
ルメモリ３０1〜３０nには、ＣＰＵ１１からアドレス送
信経路１２に出力されているアドレス信号３２ビットの
内、上位１０ビットがグループコントロールアドレスと
して分離され、グループコントロールメモリ３０1〜３
０nのアドレスとしてそれぞれ入力され、また、データ
バス１３上のデータ３２ビットの制御信号がメモリライ
トデータとして入力されるようになされている。
態３を示す構成図である。図において、図１と対応する
部分には同一符号を付し、その詳細説明を省略する。本
実施の形態は、上述した実施の形態１の多ピンのパーピ
ンリソース半導体試験装置のピン個別データ一括制御の
場合である。ここでは、各ピン内の各機能部にそれぞれ
固有の補正が必要な場合について説明する。図におい
て、３０1〜３０nは各ピン毎に設けられたグループコン
トロールメモリであって、これらのグループコントロー
ルメモリ３０1〜３０nには、ＣＰＵ１１からアドレス送
信経路１２に出力されているアドレス信号３２ビットの
内、上位１０ビットがグループコントロールアドレスと
して分離され、グループコントロールメモリ３０1〜３
０nのアドレスとしてそれぞれ入力され、また、データ
バス１３上のデータ３２ビットの制御信号がメモリライ
トデータとして入力されるようになされている。
【００１９】また、グループコントロールメモリ３０1
〜３０nは、マスク機能を有し、ゲートイネーブル回路
１５1〜１５nの第１の入力端子にグループコントロール
メモリ３０1〜３０nより印加されるイネーブル制御信号
をゲートイネーブル回路１５1〜１５nの第２の入力端子
にグループコントロールメモリ３０1〜３０nより印加さ
れるマスク信号でマスクするようにしている。また、グ
ループコントロールメモリ３０1〜３０nは、各ピン内の
各機能部１９〜２１にそれぞれ固有の補正データを記憶
している。
〜３０nは、マスク機能を有し、ゲートイネーブル回路
１５1〜１５nの第１の入力端子にグループコントロール
メモリ３０1〜３０nより印加されるイネーブル制御信号
をゲートイネーブル回路１５1〜１５nの第２の入力端子
にグループコントロールメモリ３０1〜３０nより印加さ
れるマスク信号でマスクするようにしている。また、グ
ループコントロールメモリ３０1〜３０nは、各ピン内の
各機能部１９〜２１にそれぞれ固有の補正データを記憶
している。
【００２０】３１1〜３１nはゲートイネーブル回路１５
1〜１５nの出力でそれぞれ制御されるゲート回路であっ
て、これらのゲート回路３１1〜３１nにはＣＰＵ１１か
らアドレス送信経路１２に出力されているアドレス信号
３２ビットの内下位２２ビットが各ピン内Ｈ／Ｗアドレ
スとして入力されるようになされている。その他の構成
は図１と同様である。
1〜１５nの出力でそれぞれ制御されるゲート回路であっ
て、これらのゲート回路３１1〜３１nにはＣＰＵ１１か
らアドレス送信経路１２に出力されているアドレス信号
３２ビットの内下位２２ビットが各ピン内Ｈ／Ｗアドレ
スとして入力されるようになされている。その他の構成
は図１と同様である。
【００２１】次に、動作について説明する。さて、本実
施の形態では、各ピン内の各機能部にそれぞれ固有の補
正が必要な場合であるので、先ず、事前に同一設定を行
いたいグループおよび各ピンのそれぞれの補正値をグル
ープコントロールメモリ３０1〜３０nに記憶させてお
く。そして、ＣＰＵ１１から１０ビットのグループコン
トロールアドレス、２２ビットの各ピン内Ｈ／Ｗアドレ
ス、３２ビットのＨ／Ｗ設定データを送信することによ
り、グループ化された各ピンのＨ／Ｗに対して同じ設定
値と、グループコントロールメモリ３０1〜３０nからの
各ピン固有の補正値（補正データ）が一回の送信で送ら
れ、設定される。
施の形態では、各ピン内の各機能部にそれぞれ固有の補
正が必要な場合であるので、先ず、事前に同一設定を行
いたいグループおよび各ピンのそれぞれの補正値をグル
ープコントロールメモリ３０1〜３０nに記憶させてお
く。そして、ＣＰＵ１１から１０ビットのグループコン
トロールアドレス、２２ビットの各ピン内Ｈ／Ｗアドレ
ス、３２ビットのＨ／Ｗ設定データを送信することによ
り、グループ化された各ピンのＨ／Ｗに対して同じ設定
値と、グループコントロールメモリ３０1〜３０nからの
各ピン固有の補正値（補正データ）が一回の送信で送ら
れ、設定される。
【００２２】このように、本実施の形態では、ＣＰＵか
らグループコントロールアドレス、各ピン内Ｈ／Ｗアド
レス、Ｈ／Ｗ設定データを送信することにより、グルー
プ化された各ピンのＨ／Ｗに対して同じ設定値と、各ピ
ン固有の補正値（補正データ）を一回の送信で送ること
が可能であるので、設定値に対して各ピンのＨ／Ｗ固有
の微妙な補正を必要とする高精度なパーピンリソースの
半導体試験装置のＣＰＵオーバヘッドタイムを減らし、
スループットを向上させることができる。また、このよ
うな機能にマスク機能を設けることで、イネーブル制御
信号をマスク信号でマスクすることができ、設定速度を
落とさず、自由度を向上させることができる。
らグループコントロールアドレス、各ピン内Ｈ／Ｗアド
レス、Ｈ／Ｗ設定データを送信することにより、グルー
プ化された各ピンのＨ／Ｗに対して同じ設定値と、各ピ
ン固有の補正値（補正データ）を一回の送信で送ること
が可能であるので、設定値に対して各ピンのＨ／Ｗ固有
の微妙な補正を必要とする高精度なパーピンリソースの
半導体試験装置のＣＰＵオーバヘッドタイムを減らし、
スループットを向上させることができる。また、このよ
うな機能にマスク機能を設けることで、イネーブル制御
信号をマスク信号でマスクすることができ、設定速度を
落とさず、自由度を向上させることができる。
【００２３】
【発明の効果】以上のように、請求項１の発明によれ
ば、同一機能を多数個含む複数の被測定機器に対応して
同一設定でよい機能をグループ化して記憶する記憶手段
と、この記憶手段を制御し、被測定機器のグループ毎の
機能のデータ設定を１回のデータ送信で設定する制御手
段とを備えたので、オーバヘッドタイムを短縮してスル
ープットを向上させることができるという効果がある。
ば、同一機能を多数個含む複数の被測定機器に対応して
同一設定でよい機能をグループ化して記憶する記憶手段
と、この記憶手段を制御し、被測定機器のグループ毎の
機能のデータ設定を１回のデータ送信で設定する制御手
段とを備えたので、オーバヘッドタイムを短縮してスル
ープットを向上させることができるという効果がある。
【００２４】請求項２の発明によれば、記憶手段が、グ
ループ化された同一設定でよい機能に関連してマスクの
機能を記憶しているので、設定速度を落とさず、自由度
を向上させることができるという効果がある。
ループ化された同一設定でよい機能に関連してマスクの
機能を記憶しているので、設定速度を落とさず、自由度
を向上させることができるという効果がある。
【００２５】請求項３の発明によれば、記憶手段が、被
測定機器の設定データに関連して補正データを記憶して
いるので、設定値に対して各ピンのＨ／Ｗ固有の微妙な
補正を必要とする例えば高精度なパーピンリソースの半
導体試験装置のＣＰＵオーバヘッドタイムを減らし、ス
ループットを向上させることができるという効果があ
る。
測定機器の設定データに関連して補正データを記憶して
いるので、設定値に対して各ピンのＨ／Ｗ固有の微妙な
補正を必要とする例えば高精度なパーピンリソースの半
導体試験装置のＣＰＵオーバヘッドタイムを減らし、ス
ループットを向上させることができるという効果があ
る。
【００２６】請求項４の発明によれば、記憶手段が、同
一設定でよい機能のグループ化の情報と、マスクの機能
の情報を複数のグループ情報の組み合わせとして記憶し
ているので、フレキシブルに被測定機器の割り付けを行
うことができ、被測定機器のピンの多少に拘わらず、効
率的にテスタピンを使用することができるという効果が
ある。
一設定でよい機能のグループ化の情報と、マスクの機能
の情報を複数のグループ情報の組み合わせとして記憶し
ているので、フレキシブルに被測定機器の割り付けを行
うことができ、被測定機器のピンの多少に拘わらず、効
率的にテスタピンを使用することができるという効果が
ある。
【図１】 この発明の実施の形態１を示す構成図であ
る。
る。
【図２】 この発明の実施の形態２を示す構成図であ
る。
る。
【図３】 この発明の実施の形態３を示す構成図であ
る。
る。
【図４】 従来の情報伝達装置を示す構成図である。
１１ ＣＰＵ、１４1〜１４n、３０1〜３０n グル
ープコントロールメモリ、１６1〜１６n、３１1〜３１n
ゲート回路、１７1〜１７n リソース、１８
アドレスデコード部、１９ タイミング生成機能部、
２０ ＤＣレベル生成機能部、２１ ＤＣメジャー
ユニット２１。
ープコントロールメモリ、１６1〜１６n、３１1〜３１n
ゲート回路、１７1〜１７n リソース、１８
アドレスデコード部、１９ タイミング生成機能部、
２０ ＤＣレベル生成機能部、２１ ＤＣメジャー
ユニット２１。
Claims (4)
- 【請求項１】 同一機能を多数個含む複数の被測定機器
に対応して同一設定でよい機能をグループ化して記憶す
る記憶手段と、 該記憶手段を制御し、上記被測定機器のグループ毎の機
能のデータ設定を１回のデータ送信で設定する制御手段
とを備えたことを特徴とする情報伝達装置。 - 【請求項２】 上記記憶手段は、上記グループ化された
同一設定でよい機能に関連してマスクの機能を記憶して
いることを特徴とする請求項１記載の情報伝達装置。 - 【請求項３】 上記記憶手段は、上記被測定機器の設定
データに関連して補正データを記憶していることを特徴
とする請求項１または２記載の情報伝達装置。 - 【請求項４】 上記記憶手段は、上記同一設定でよい機
能のグループ化の情報と、上記マスクの機能の情報を複
数のグループ情報の組み合わせとして記憶していること
を特徴とする請求項２または３記載の情報伝達装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15811798A JPH11353265A (ja) | 1998-06-05 | 1998-06-05 | 情報伝達装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15811798A JPH11353265A (ja) | 1998-06-05 | 1998-06-05 | 情報伝達装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11353265A true JPH11353265A (ja) | 1999-12-24 |
Family
ID=15664680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15811798A Pending JPH11353265A (ja) | 1998-06-05 | 1998-06-05 | 情報伝達装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11353265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012185596A (ja) * | 2011-03-04 | 2012-09-27 | Toshiba Tec Corp | 電子機器、電子機器の制御方法およびプログラム |
| WO2014045500A1 (ja) * | 2012-09-21 | 2014-03-27 | 三菱電機株式会社 | Ｌｓｉ及びｌｓｉ製造方法 |
-
1998
- 1998-06-05 JP JP15811798A patent/JPH11353265A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012185596A (ja) * | 2011-03-04 | 2012-09-27 | Toshiba Tec Corp | 電子機器、電子機器の制御方法およびプログラム |
| WO2014045500A1 (ja) * | 2012-09-21 | 2014-03-27 | 三菱電機株式会社 | Ｌｓｉ及びｌｓｉ製造方法 |
| JP5835498B2 (ja) * | 2012-09-21 | 2015-12-24 | 三菱電機株式会社 | Ｌｓｉ及びｌｓｉ製造方法 |
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