JP5835498B2 - Lsi及びlsi製造方法 - Google Patents
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Description
本発明は、複数のIPコアを有するLSI及びそのLSI製造方法に関する。
近年、IPコア(Intellectual Property Core)と呼ばれる回路ブロックを接続することでLSIを設計する手法が用いられている。IPコアの制御は、IPコア内に配置されたIPコア制御用レジスタにCPUがアクセスすることで実現される。このとき、似た処理を行うIPコアを複数個使用するような場合、それぞれのIPコアの動作を制御する制御用レジスタには同じ値を書き込むことが多い。しかし、CPUは同じ値を書き込む制御用レジスタに1つずつアクセスしなければならず、CPUの負荷が増大するという問題があった。上述の問題を解決するため、2つのIPコアを対応付けた共通アドレスにアクセスすることで2つのIPコアを並列に動作させ、CPUの負荷を軽減することができるLSIが提案されている(例えば、特許文献1)。
特許文献1に開示されているLSIは、2つのIPコアと1つのアドレスデコーダを備えている。さらに、IPコアは、内部に複数の制御用レジスタを備えている。また、各IPコア間で同じ値を書き込む制御用レジスタには、制御用レジスタを識別するためのアドレスとして同じ共通アドレスが割り当てられている。CPUは各レジスタにアクセスする際、上位アドレス(選択信号)と下位アドレス(共通アドレス)を出力する。上位アドレスによって複数のIPコアを指定し、下位アドレスによって同じ値を書き込む複数の制御用レジスタを指定することができる。しかし、使用するIPコアが多くなり、同時にアクセスしたいIPコアの組み合わせを変更したい場合、IPコアの組み合わせの数だけ共通アドレスを用意する必要があり、CPU上で実行されるプログラムの複雑さが増す。その結果、CPUの動作をコーディングする作業が多くなり、そのプログラムの開発負荷が大きくなるという課題があった。
本発明は、上記課題を鑑みてなされたもので、CPUのプログラム開発負荷を低減しつつ、複数のIPコアへ同時アクセス可能とすることを目的としている。
本発明に係るLSIは、複数のレジスタを有し、入力データを処理する複数のIPコアと、
前記複数のレジスタを選択してアクティブとするアドレスデコーダと、
前記入力データの処理に使用する前記IPコアのレジスタを指定するシステムアドレス信号を前記アドレスデコーダに出力し、前記アドレスデコーダによってアクティブとされたレジスタに前記入力データの情報を書き込むCPUと、
前記入力データの処理に使用するIPコアの組み合わせを指定する動作モード信号を前記アドレスデコーダに出力する動作モード制御回路と
を備え、
前記アドレスデコーダは、前記動作モード信号に基づいて前記入力データの処理に使用する前記IPコアの組み合わせを決定し、決定した該使用する前記IPコアのレジスタのうち、前記システムアドレス信号により指定されたレジスタと、該指定されたレジスタと同じ情報が書き込まれる他のレジスタとを選択してアクティブとすることを特徴とする。
前記複数のレジスタを選択してアクティブとするアドレスデコーダと、
前記入力データの処理に使用する前記IPコアのレジスタを指定するシステムアドレス信号を前記アドレスデコーダに出力し、前記アドレスデコーダによってアクティブとされたレジスタに前記入力データの情報を書き込むCPUと、
前記入力データの処理に使用するIPコアの組み合わせを指定する動作モード信号を前記アドレスデコーダに出力する動作モード制御回路と
を備え、
前記アドレスデコーダは、前記動作モード信号に基づいて前記入力データの処理に使用する前記IPコアの組み合わせを決定し、決定した該使用する前記IPコアのレジスタのうち、前記システムアドレス信号により指定されたレジスタと、該指定されたレジスタと同じ情報が書き込まれる他のレジスタとを選択してアクティブとすることを特徴とする。
本発明のLSI製造方法は、複数のレジスタを有し、入力データを処理する複数のIPコアと、前記複数のレジスタを選択してアクティブとするアドレスデコーダと、前記入力データの処理に使用する前記IPコアのレジスタを指定するシステムアドレス信号を前記アドレスデコーダに出力し、前記アドレスデコーダによってアクティブとされたレジスタに前記入力データの情報を書き込むCPUとを備えるLSIの製造方法において、各レジスタに対して、前記CPUが前記複数のレジスタを識別するためのシステムアドレスと、前記アドレスデコーダが前記複数のレジスタを識別するためのIP用アドレスとを割り当てたシステムアドレスマップを生成するステップと、1つのシステムアドレス信号でアクティブとする複数のレジスタを含むグループを構成したレジスタグループ化情報を生成するステップと、前記システムアドレスマップと前記レジスタグループ化情報とを用いて、同じグループに含まれる複数のシステムアドレスと前記IP用アドレスを対応付けたアドレスデコード情報を生成するステップと、前記アドレスデコード情報に基づいて前記アドレスデコーダが製造されるステップとを有することを特徴とする。
本発明のLSIは、1つのシステムアドレス信号により指定された制御用レジスタと、この指定された制御用レジスタと同じ情報が書き込まれる他のレジスタとを選択してアクティブとするアドレスデコーダを備えるので、使用するIPコアが増加した場合でもCPUのプログラム開発負荷を大きくすることなく、1つのシステムアドレス信号で複数の制御用レジスタにアクセスすることができる。
実施の形態1
以下、図1から図5を用いて本発明の実施の形態1に係るLSIについて、映像信号データを処理するLSIを例に説明する。図1は実施の形態1に係るLSIの構成図である。図2は実施の形態1に係るLSIの動作フローチャートを示す図である。図3は実施の形態1に係るシステムアドレスマップを示す図である。図4は実施の形態1に係る各IPコアのアドレスデコード情報を示す図である。図5は実施の形態1に係る互いに接続されたIPコアが入力映像信号データを処理する例(経路1選択時)を示す図である。
以下、図1から図5を用いて本発明の実施の形態1に係るLSIについて、映像信号データを処理するLSIを例に説明する。図1は実施の形態1に係るLSIの構成図である。図2は実施の形態1に係るLSIの動作フローチャートを示す図である。図3は実施の形態1に係るシステムアドレスマップを示す図である。図4は実施の形態1に係る各IPコアのアドレスデコード情報を示す図である。図5は実施の形態1に係る互いに接続されたIPコアが入力映像信号データを処理する例(経路1選択時)を示す図である。
図1に示すように、実施の形態1に係るLSI1は、CPU2、動作モード制御回路6、アドレスデコーダ3、IPコア(4ipa1、4ipa2、4ipb、4ipc)(以下、各IPコアをまとめて「IPコア4」とする)、セレクタ5から構成される。LSI1はユーザーインターフェース(図示せず)等を介して入力されたフォーマットや解像度等の各種情報に基づいて、映像信号入力装置7から出力された入力映像信号データ105(入力データ)に対して画質調整等の処理をして、出力映像信号データ106または107を出力する。
CPU2は、後述するIPコア4にアクセスしてIPコア4に入力映像信号データ105の処理を実行させる。また、CPU2は、アクセスする際にシステムアドレス信号100とライトイネーブル信号102とを出力する。ここで、システムアドレス信号100とは、システムアドレスを示す信号である。また、システムアドレスとは、CPU2から見た全ての素子(図示しないメモリ等を含む)の場所を識別する値である。また、ライトイネーブル信号102とは、後述するアドレスデコーダ3による制御用レジスタへのアクセスが読み出しであるかまたは、書き込みであるかを示す信号である。このライトイネーブル信号は、制御用レジスタへのアクセスが読み出しの場合にはReadとなり、書き込みの場合にはWriteとなる。また、アドレスデコーダ3によってアクセスされた制御用レジスタは、読み出し又は書き込み可能な状態となる。この状態をアクティブという。
動作モード制御回路6は、動作モード信号101を出力する。ここで、動作モード信号101とは、LSI1によって入力映像信号データ105が処理される際に、使用されるIPコア4の組み合わせを決定する信号である。
アドレスデコーダ3は、システムアドレス信号100と動作モード信号101とライトイネーブル信号102とを受けて、IP用アドレス信号103とチップセレクト信号104とを出力する。なお、IP用アドレス信号103はIP用アドレスを示す信号である。また、IP用アドレスは、アドレスデコーダ3が後述するIPコア4の制御用レジスタの場所を識別するためのアドレスである。アドレスデコーダ3によって、CPU2は所望のIPコア4へアクセスすることが可能となる。
IPコア4は、特定の処理を実行する機能ブロックであって、例えば、画像処理回路や音声処理回路などである。IPコア4は、内部に制御用レジスタを有し、CPU2によって制御用レジスタに入力映像信号データ105のフォーマット等に関する情報が書き込まれることによって入力映像信号データ105を処理する。IPコア4は、IP用アドレス信号103、チップセレクト信号104、及びライトイネーブル信号102を受けて制御用レジスタをアクティブとする。アクティブとされた制御用レジスタは、CPU2によって書き込みの処理が実行される。例えば、入力映像信号データ105を所望のフォーマットに変換する場合、CPU2は、アクティブとされた制御用レジスタに所望のフォーマットを書き込む。
セレクタ5は、複数のIPコア4の接続関係を切り替える。セレクタ5は、動作モード信号101を受けて入力映像信号データ105の処理経路を変更する。
次に、図2を用いてLSI1の動作について説明する。
ステップ201は動作モードの切換ステップである。動作モードの切換ステップとは、入力映像信号データ105を処理するIPコア4の組み合わせをセレクタ5によって切り換えるステップである。
ステップ201において、動作モード制御回路6は、セレクタ5とアドレスデコーダ3とに動作モード信号101を出力する。
セレクタ5は、動作モード信号101に基づいて、使用する複数のIPコア4から指定されたIPコア4を選択して接続する。例えば、セレクタ5は、動作モード信号101の動作モードが経路1の場合にIPコア4ipa1とIPコア4ipbを接続し、さらに、IPコア4ipa2とIPコア4ipcとを接続する。また、セレクタ5は、動作モードが経路2の場合にIPコア4ipa1とIPコア4ipcとを接続し、IPコア4ipa2とIPコア4ipbとを接続する。このとき、接続されるIPコア4の組み合わせは、後述するステップ202で述べる1つのシステムアドレス信号でアクティブとされる制御用レジスタを有するIPコア4の組み合わせに対応する。例えば、IPコア4ipa1とIPコア4ipb内の制御用レジスタが1つのシステムアドレス信号によりアクティブとされる場合、セレクタ5は、IPコア4ipa1とIPコア4ipbを接続する。IPコア4の接続の切り換えが完了すると、ステップ202に移行する。
ステップ202は、レジスタ設定を行うステップである。レジスタ設定とは、CPU2によってアクティブとされた制御用レジスタに、入力映像信号データ105に関する情報を書き込む動作である。
ステップ202において、CPU2は、システムアドレス信号100とライトイネーブル信号102とをアドレスデコーダ3に出力する。また、CPU2はライトイネーブル信号102をIPコア4に出力する。
次にアドレスデコーダ3は、CPU2からシステムアドレス信号100とライトイネーブル信号102を、動作モード制御回路6から動作モード信号101を受けて、IP用アドレス信号103とチップセレクト信号104をIPコア4に出力する。
ここで、アドレスデコーダ3がシステムアドレス信号100、ライトイネーブル信号102及び動作モード信号101を受けてIP用アドレス信号103とチップセレクト信号104を出力する動作を図3、図4を用いて詳細に説明する。
図3は、実施の形態1に係るシステムアドレスマップを示す図である。アドレスデコーダ3は、このシステムアドレスマップ301を利用してIP用アドレス信号103とチップセレクト信号104を決定する。
システムアドレスマップ301は、各制御用レジスタのシステムアドレスに対して使用するIPコア4のインスタンス名、制御用レジスタ名、IP用アドレスが対応付けられている。インスタンス名とは、IPコア4を識別するために割り当てられた名前である。ここでは、各IPコア4ipa1、4ipa2、4ipb、4ipcのインスタンス名はそれぞれipa1、ipa2、ipb、ipcに対応する。また、制御用レジスタ名とは、IPコア4内の制御用レジスタの名前を表し、書き込まれる値に基づいた名前がつけられている。例えば、入力映像信号105のフォーマットが書き込まれる制御用レジスタにはformatという制御用レジスタ名が割り当てられている。同様に、解像度が書き込まれる制御用レジスタにはresolution、フレームレートが書き込まれる制御用レジスタにはframerateという制御用レジスタ名が割り当てられる。IP用アドレスとは、アドレスデコーダ3が制御用レジスタの場所を識別する値であり、各IPコア4内の制御用レジスタにそれぞれ割り当てられる。このIP用アドレスは、システムアドレスとは異なり、IPコア内で制御用レジスタを識別できればよく、異なるIPコア間の制御用レジスタに同じ値が割り当てられても良い。例えば、図3においては、各IPコア4内の制御用レジスタには0〜2のIP用アドレスが割り当てられている。このシステムアドレスマップ301に基づいて、図4に示すアドレスデコード情報302は作成されている。
図4は、アドレスデコード情報302を示す図である。アドレスデコード情報302において、各IPコア4それぞれのIP用アドレスに複数のシステムアドレスが対応付けられている。1つのIP用アドレスに対応する複数のシステムアドレスの組み合わせ(グループ)は、1つのシステムアドレス信号でアクセスされ同じ値を書き込む制御用レジスタの組み合わせとなっている。例えば、IPコア4ipa1の表には、「動作モード信号=経路1」にシステムアドレス「0,6」、「1」、「2,7」が割り当てられている。このとき、図3のシステムアドレスマップ301を参照すると、例えばシステムアドレス「2,7」は、IPコア4ipa1内(インスタンス名:ipa1)の制御用レジスタframerateと、IPコア4ipb内(インスタンス名:ipb)の制御用レジスタframerateに対応している。これらの制御用レジスタは、CPU2によって同じ値が書き込まれることを表している。その他のシステムアドレス「0,6」、「1」についても同様に、同じ値が書き込まれるレジスタの組み合わせを示している。
このように、アドレスデコード情報302は、動作モードに応じて複数のシステムアドレスの組み合わせを有するので、使用するIPコアが切り替えられた場合でも、CPU2のプログラムを書き換えることなく、動作モード制御回路6の動作モード信号101の値を変更するだけでアクセスする制御用レジスタの組み合わせを変更することができる。
また、アドレスデコード情報302内のシステムアドレスとIP用アドレスの組み合わせは、動作モード信号101およびライトイネーブル信号102の種別によって変更される。アドレスデコーダ3は、入力されたライトイネーブル信号102がWriteを示す場合は、アドレスデコード情報302の「Write時」の列を参照し、入力されたライトイネーブル信号102がReadを示す場合は、「Read時」の列を参照する。また、アドレスデコーダ3は、入力された動作モード信号101の種別により、アドレスデコード情報302の「動作モード=経路1」または「動作モード=経路2」の列を参照する。
次に、ライトイネーブル信号102がWrite、動作モード信号101が経路1を示す例を用いて、アドレスデコーダ3がシステムアドレス信号102をIP用アドレス信号103に変換する動作について説明する。
アドレスデコーダ3は、システムアドレス信号100を受けて、対応するシステムアドレスをアドレスデコード情報302から「動作モード=経路1」の列から検索し、検索した行に記載のIP用アドレスをIP用アドレス信号103に変換して出力する。例えば、システムアドレス信号100として2が入力された場合、アドレスデコーダ3は、「動作モード=経路1」の列からシステムアドレス「2」を参照する。「動作モード=経路1」の列のうち、システムアドレス「2」を含む行は、IPコア4ipa1の表のIP用アドレス2の行、およびIPコア4ipbの表のIP用アドレス1の行である。したがって、アドレスデコーダ3は、対応するIP用アドレス信号103として「2」をIPコア4ipa1に出力するとともに、IP用アドレス信号103として「1」をIPコア4ipbに出力する。また、動作モードが経路1の場合、システムアドレス「2,7」は同一の組になっているので、システムアドレス信号102が7の場合であっても、同様のIP用アドレスが同様のIPコア(4ipa1、4ipb)に出力される。このように、システムアドレスを組にしてアドレスデコード情報302としておくことで、アドレスデコーダ3は、1つのシステムアドレスを示すシステムアドレス信号100から、複数の制御用レジスタを指定するIP用アドレス信号103に変換することが可能となる。
なお、以上の説明においては、システムアドレス信号100、動作モード信号101、ライトイネーブル信号102を、IP用アドレス信号103とチップセレクト信号104に変換する手法についてソフトウェアの利用を前提に説明したが、アドレスデコード情報302の対応関係を基に、アドレスデコーダ3を電子回路等のハードウェアを用いても実現可能である。
このように、アドレスデコーダ3はシステムアドレス信号100、ライトイネーブル信号102、動作モード信号101を変換してIP用アドレス信号103を対応するIPコア4に出力する。また、アドレスデコーダ3は、IP用アドレス信号103で指定された制御用レジスタを有するIPコア4に対して、チップセレクト信号104としてイネーブルを出力してアクティブとする。
次に、IPコア4がIP用アドレス信号103とチップセレクト信号104を受けて制御用レジスタをアクティブとする処理について説明する。アドレスデコーダ3から出力されたIP用アドレス信号103とチップセレクト信号104とを受けたIPコア4は、IP用アドレス信号103によって指定された制御用レジスタをアクティブとする。
IPコア4は、ライトイネーブル信号102がWriteを示す場合には、CPU2から直接接続された信号線(図示せず)を介して、アクティブとされた制御用レジスタにフォーマット等の値を書き込む。全ての制御用レジスタに値が書き込まれた場合、制御用レジスタへの書き込みを設定するステップ202は終了し、ステップ203に移行する。
ステップ203は、IPコア4が入力映像信号データ105を処理するステップである。ステップ203において、入力映像信号データ105は、このLSI1の外部の映像信号入力装置7からIPコア4に入力される。また、入力映像信号データ105は、IPコア4で処理された後、ステップ201で接続された複数のIPコア4で順次処理され、最後に出力映像信号データ106又は107として出力される。例えば、セレクタ5によってIPコア4ipa1とIPコア4ipbが接続されている場合には、入力映像信号データ105は、IPコア4ipa1、4ipbを順次通過し、出力映像信号データ106として出力される。一方、IPコア4ipa2とIPコア4ipcが接続された場合には、IPコア4ipa2、4ipcを順次通過し、出力映像信号データ107が出力される。この時点でLSI1の一連の動作が終了する。
以上、本実施の形態1に係るLSI1の動作を説明したが、次に、互いに接続されたIPコア4が入力映像信号データ105を処理する一連の動作を、映像信号データの処理を例に図5を用いて説明する。この例では、システムアドレス信号が0、ライトイネーブル信号102がWrite、動作モード信号101が経路1を示す場合を例に説明する。
まず、ステップ201において説明したように、動作モード制御回路6はセレクタ5とアドレスデコーダ3に経路1を示す動作モード信号101を出力する。セレクタ5は、予め動作モード信号101の値を基に設定されたIPコア4の組み合わせを選択して接続する。この例においては、セレクタ5は、IPコア4ipa1とIPコア4ipbを接続し、IPコア4ipa2とIPコア4ipcを接続する。また、動作モード制御回路6は、アドレスデコーダ3に対しても経路1を示す動作モード信号101を出力する。
次に、ステップ202において説明したように、入力映像信号データ105の処理のためのレジスタ書き込み命令を受けたCPU2は、アドレスデコーダ3に、0を示すシステムアドレス信号100とWriteを示すライトイネーブル信号102を出力する。これらの信号を受けたアドレスデコーダ3は、アドレスデコード情報302の表のうち、「動作モード=経路1」の列からシステムアドレス0を含む行を参照する。このとき、システムアドレス0の行にあるIP用アドレスは、4ipa1の表のIP用アドレス0と4ipbの表のIP用アドレス「0」である。また、システムアドレスマップ301において、IPコア4ipa1のIP用アドレス「0」は制御用レジスタformatに対応し、IPコア4ipbのIP用アドレス「0」は制御用レジスタformatに対応する。したがって、アドレスデコーダ3は、0を示すシステムアドレス信号100を0を示すIP用アドレス信号103に変換してIPコア4ipa1とIPコア4ipbに出力し、アクティブとする制御用レジスタformatを指定する。また、アドレスデコーダ3は、指定されたIPコア4ipa1とIPコア4ipbの制御用レジスタformatにチップセレクト信号104としてイネーブルを出力し、制御用レジスタformatをアクティブとする。
アクティブとされた制御用レジスタformatを有するIPコア4ipa1とIPコア4ipbはWriteを示すライトイネーブル信号102を受けて書き込みと判断する。図5に示すように、CPU2は、IPコア4ipa1とIPコア4ipbの制御用レジスタformatにCPU2から直接接続された信号線(図示せず)を通じて入力映像信号データ105の情報(ここでは、入力映像信号データ105の情報をAとする。AはMPEG等の入力映像信号データ105のフォーマットを示すものとする。)を書き込む。
同様に、CPU2は、システムアドレス信号100として1、2を出力して残りの制御用レジスタresolution、制御用レジスタframerateに対してもそれぞれ入力映像信号データ105の情報を示す値B、Cを書き込む。
アドレスデコーダ3にシステムアドレス信号100として1を示す信号が入力された場合、IPコア4ipa1に対してIP用アドレス信号103として1を出力して制御用レジスタresolutionを指定する。
アドレスデコーダ3は、指定されたIPコア4ipa1の制御用レジスタresolutionにチップセレクト信号104を出力してアクティブとする。続いて、アクティブとされたIPコア4ipa1の制御用レジスタformatは、CPU2によって値Bが書き込まれる。さらに、アドレスデコーダ3にシステムアドレス信号100として2を示す信号が入力された場合、IP用アドレス信号103として2をIPコア4ipa1に、IP用アドレス信号103として1をIPコア4ipbにそれぞれ出力して制御用レジスタframerateを指定する。アドレスデコーダ3は、IPコア4ipa1とIPコア4ipabの指定された制御用レジスタframerateにチップセレクト信号104としてイネーブルを出力し、アクティブとする。アクティブとされた制御用レジスタframerateは、CPU2によって値Cが書き込まれる。(ここでは、Bは解像度を表す値、Cはフレームレートを表す値であるとする。)なお、制御用レジスタに書き込まれる値、すなわち、フォーマットを示す値A、解像度を示す値B、フレームレートを示す値Cは、入力映像信号データ105の種類によって変更する。
以上のように書き込み動作が終了した後、ステップ203において説明したように、入力映像信号データ105は同じ値が書き込まれた制御用レジスタを有するIPコア4ipa1とIPコア4ipbを順次通過し、画質調整等のデータ処理がされた出力映像信号データ106として出力される。例えば、IPコア4ipa1がノイズを抑制する機能のIPコア4、IPコア4ipbが色調を変換するIPコア4である場合、入力映像信号データ105は、ノイズが抑制され色調が変換された出力映像信号データ106として出力される。
なお、以上の説明において、LSI1は、IPコア4ipa1とIPコア4ipbを使用して入力映像信号データ105の処理を実行するものとして説明したが、LSI1は、IPコア4ipa2とIPコア4ipcを使用して、入力信号データ105の処理を実行することも可能である。このとき、CPU2は、IPコア4ipa1とIPコア4ipbへの書き込みの例と同様に、3、4、5を示すシステムアドレス信号100をアドレスデコーダ3に出力する。さらに、システムアドレス信号100を受けたアドレスデコーダ3は、アドレスデコード情報302の4ipa2と4ipcの表を参照して、IPコア4ipa2とIPコア4ipcの制御用レジスタformat、resolution、framerateをそれぞれアクティブとする。CPU2は、アクティブとされた制御用レジスタに書き込みを実行する。このようにレジスタ設定が終了すると、入力映像信号データ105は順次IPコア4ipa2とIPコア4ipcを通過して出力信号データ107として出力される。
また、LSI1は、IPコア4ipa1とIPコア4ipc及びIPコア4ipa2とIPコア4ipbを使用して、入力信号データ105の処理を実行することも可能である(図示せず)。その際、動作モード制御回路6は、経路2を示す動作モード信号をセレクタ5に出力する。また、セレクタ5は、IPコア4ipa1とIPコア4ipc及びIPコア4ipa2とIPコア4ipbを接続する。さらに、アドレスデコーダ3は、アドレスデコード情報302の経路2の列を参照する。
なお、実施の形態1に係るLSI1において、IPコア4は映像信号処理を実行するものとして説明したがこれに限られるものではなく、データ処理を実行するものであれば良い。例えば、IPコア4は音声信号処理を実行するものでも良い。その際、LSI1は、入力映像信号データ105ではなく、音声信号データを処理する。
また、実施の形態1に係るLSI1において、4つのIPコア4を使用したが、本発明はこれに限られるものではなく、1つのシステムアドレス信号で複数の制御用レジスタが選択されればよく、IPコアの数は2つ以上であればよい。なお、実施の形態1に係るLSI1が動作モード信号を受けて使用するIPコア4を切り替える場合には、IPコア4は少なくとも3つ以上必要となる。
さらに、実施の形態1に係るLSI1において、アドレスデコーダ3は、1つのシステムアドレス信号を受けて同じ値を書き込む制御用レジスタが1つ又は2つの場合を説明したが、これに限られるものではなく、3つ以上の制御用レジスタに書き込むように構成してもよい。この場合、アドレスデコード情報302には、1つのIP用アドレスの行に3つ以上のシステムアドレスが対応づけられる。
以上のように、実施の形態1に係るLSI1は、動作モード信号101として予め1つのシステムアドレス信号でアクセスするIPコア4及び制御用レジスタの組み合わせを設定しているので、CPU2に制御用レジスタの組み合わせの数だけ選択信号を用意する必要がなく、CPU2のプログラム開発負担を低減することができる。
また、実施の形態1に係るLSI1において、アドレスデコーダ3は、1つのIP用アドレスに複数のシステムアドレスが対応づけられたアドレスデコード情報に基づいて動作するため、1つのシステムアドレス信号を受けて複数の制御用レジスタにアクセスすることができる。
実施の形態2
図6、図7を用いて実施の形態2に係るLSI1について説明する。
図6、図7を用いて実施の形態2に係るLSI1について説明する。
図6は実施の形態2に係る互いに接続されたIPコアが入力映像信号データを並列処理する例(経路1選択時)を示す図である。図7は実施の形態2に係る互いに接続されたIPコアが入力映像信号データを並列処理する例(経路2選択時)を示す図である。なお、実施の形態2のLSI1の構成に相当する部分には図1、図5と同一符号を付してその説明を省略する。また、図6、図7中のA、B、C、D、E、Fという値は、入力映像信号データ108、109のフォーマットや解像度等の制御用レジスタに書き込む値を示しており、同じアルファベットがつけられたレジスタ同士には同じ値が設定されることを示している。
実施の形態1に係るLSI1と異なり、実施の形態2に係るLSI1は、入力映像信号データ108と入力映像信号データ109を並列に処理する。以下、LSI1が図6と図7に示した入力映像信号データ108、109を並列処理する動作について説明する。
図6は、動作モード信号101が経路1を示す場合の例である。動作モード信号101が経路1を示す場合、まず動作モード制御回路6は、経路1を示す動作モード信号101を出力する。経路1を示す動作モード信号101を受けたセレクタ5は、IPコア4ipa1とIPコア4ipbとを接続する。さらに、セレクタ5は、IPコア4ipa2とIPコア4ipcとを接続する。書き込みの動作は実施の形態1と同様なので説明を省略する。なお、入力映像信号データ108と入力映像信号データ109とが異なるフォーマット、解像度、フレームレートの映像信号データである場合、CPU2は、それぞれの入力映像信号に応じた値をIPコア4に書き込む必要がある。書き込みが終了した後、入力映像信号データ108は、IPコア4ipa1、4ipbを順次通過し入力映像信号データ110として出力される。また、入力映像信号データ109は、IPコア4ipa2、4ipcを順次通過し、出力映像信号データ111として出力される。
図7は動作モード信号101が経路2を示す場合の例である。セレクタ5によって前後のIPコア4の接続関係が切り替わるため、IPコア4の組み合わせは経路1の場合と異なる。経路2を示す動作モード信号101を受けたセレクタ5は、IPコア4ipa1とIPコア4ipcとを接続する。また、IPコア4ipa2とIPコア4ipbとを接続する。
アドレスデコーダ3による全ての制御用レジスタへの書き込みが終了した場合、入力映像信号データ108は、IPコア4ipa1、4ipcを順次通過し出力映像信号データ110として出力される。また、入力映像信号データ109は、IPコア4ipa2、4ipbを順次通過し、出力映像信号データ111として出力される。
以上のように、実施の形態2に係るLSI1は、複数の入力映像信号データ108、109が入力された場合においても、動作モード制御回路6から出力された動作モード信号101に基づいてアクセスする制御用レジスタの組み合わせを決定し、複数の入力映像信号データを並列処理することができる。
実施の形態3
以下、図8を用いて実施の形態3に係るLSIについて説明する。
以下、図8を用いて実施の形態3に係るLSIについて説明する。
図8は実施の形態3に係るLSIの構成図である。なお、実施の形態3のLSI1の構成に相当する部分には図1と同一符号を付してその説明を省略する。
実施の形態3に係るLSI1は、各IPコア4のそれぞれに対して、各IPコア用のアドレスデコーダ31、32、33、34がそれぞれ設けられている。具体的には、4ipa1用アドレスデコーダ31とIPコア4ipa1、4ipa2用アドレスデコーダ32とIPコア4ipa2、4ipb用アドレスデコーダ33とIPコア4ipb、4ipc用アドレスデコーダ34とIPコア4ipcが接続されている。
次に、LSI1の動作について説明する。CPU2は、全てのアドレスデコーダ31、32、33、34に対して、システムアドレス信号100とライトイネーブル信号102を出力する。また、動作モード制御回路6は、動作モード信号101を全てのアドレスデコーダ31、32、33、34に対して出力する。実施の形態1に係るLSI1と同様に、各IPコア用アドレスデコーダ31、32、33、34は、システムアドレス信号100、ライトイネーブル信号102、動作モード信号101を受けて、接続されたIPコア4にIP用アドレス信号(103a1、103a2、103b、103c)、チップセレクト信号(104a1、104a2、104b、104c)を出力する。このとき、各IP用アドレスデコーダ31、32、33、34は、システムアドレス信号100を受けて、接続されたIPコア4に対応するアドレスデコード情報302をそれぞれ参照する。アドレスデコーダ31、32、33、34は、アドレスデコード情報302を参照して得たIP用アドレスをIP用アドレス信号(103a1、103a2、103b、103c)として各IPコア4に出力してIPコア4内の制御用レジスタを指定し、チップセレクト信号(104a1、104a2、104b、104c)を出力して、選択された制御用レジスタをアクティブとする。
実施の形態1に係るLSI1と同様、CPU2は、アクティブとされた制御用レジスタへ入力映像信号データ105の情報を示す値を書き込む。全ての制御用レジスタへの書き込みが終了した後、LSI1は、入力映像信号データ105の処理を開始する。
以上のように、実施の形態3に係るLSI1は、各IPコア4にそれぞれ対応するアドレスデコーダ31、32、33、34を設ける構成とした場合においても、アドレスデコード情報302を使用して動作モードに応じたレジスタの書き込みを実行することが可能である。
実施の形態4
以下、図9を用いて実施の形態4に係るLSIについて説明する。図9は実施の形態4に係るLSIの構成図である。なお、実施の形態4のLSI1の構成に相当する部分には図1と同一符号を付してその説明を省略する。
以下、図9を用いて実施の形態4に係るLSIについて説明する。図9は実施の形態4に係るLSIの構成図である。なお、実施の形態4のLSI1の構成に相当する部分には図1と同一符号を付してその説明を省略する。
実施の形態4に係るLSI1は、動作モード制御回路6を備えておらず、CPU2から動作モード信号101が出力される。CPU2は動作モード信号101をアドレスデコーダ3、セレクタ5に出力する。
セレクタ5は、動作モード信号101に基づいてIPコア4の組み合わせを決定し、決定した組み合わせのIPコア4を接続する。
アドレスデコーダ3は、動作モード信号101を受けて、アドレスデコード情報302に従いIPコア4にIP用アドレス信号103とチップセレクト信号104を出力する。なお、アドレスデコーダ3によって動作モード信号101をIP用アドレス信号103とチップセレクト信号104に変換する動作については、実施の形態1に係るLSI1の動作と同じであるため省略する。
以上のように、実施の形態4に係るLSI1は、CPU2から動作モード信号101を出力する構成としたので、動作モード制御回路6を別途備えることなく、各IPコア4内の複数の制御用レジスタにアクセスすることが可能となる。
実施の形態5
以下、図10から図14を用いて実施の形態5に係るLSIの製造方法を説明する。図10は実施の形態5に係るアドレスデコード情報生成フローチャートを示す図である。図11は実施の形態5に係るインスタンス名の一覧を示す図である。図12は実施の形態5に係る各IPコアのアドレスマップである。図13は実施の形態5に係る制御用レジスタグループ化情報である。図14は実施の形態5に係るIP用アドレスとシステムアドレスを割り当てる動作を説明するフローチャートを示すである。
以下、図10から図14を用いて実施の形態5に係るLSIの製造方法を説明する。図10は実施の形態5に係るアドレスデコード情報生成フローチャートを示す図である。図11は実施の形態5に係るインスタンス名の一覧を示す図である。図12は実施の形態5に係る各IPコアのアドレスマップである。図13は実施の形態5に係る制御用レジスタグループ化情報である。図14は実施の形態5に係るIP用アドレスとシステムアドレスを割り当てる動作を説明するフローチャートを示すである。
実施の形態5では、実施の形態1に係るLSI1を製造する方法について説明する。実施の形態1に係るLSI1は、実施の形態1に係るアドレスデコーダ3及びIPコア4等の要素ごとにRTL記述が生成され、それらを合わせて論理合成と呼ばれるステップで論理回路からゲート記述レベルのネットリストに変換された後、物理的なレイアウト構造に変換される。このようにして作成されたレイアウトパターンをシリコンウェハの上に注入し焼き付けすることでLSI1が作成される。実施の形態5の説明においては、実施の形態1に係るLSI1の特徴部分であるアドレスデコード情報302の生成方法について詳細に説明する。
なお、RTL(Register Transfer Level)とは、集積回路を設計するためのコンピュータ言語の一種であるHDL(Hardware Description Language)等のハードウェア記述言語を用いて論理回路を表現したもので、この論理回路をレジスタと組み合わせたレベルで表現したものをいう。また、アドレスデコード情報302は、一般的に、半導体設計支援装置等によって自動で生成される。さらに、実施の形態5のLSI1の製造方法の説明において、図1、図5から図8に記載した構成に相当する部分には同一符号を付してその説明を省略する。
図10を用いて、アドレスデコード情報302を生成する方法ついて詳細に説明する。
図10は、アドレスデコード情報生成フローチャートを示す図である。アドレスデコード情報302の生成において、まず、ステップ030でシステムアドレスマップ301を生成する。次にステップ060において、ステップ030で作成されたシステムアドレスマップ301を用いて、IP用アドレスとシステムアドレスの割り当てを実行し、アドレスデコード情報302を生成する。
以下、ステップ030について詳細に説明する。なお、システムアドレスマップ301とは、システムアドレスに対して使用するIPコア4のインスタンス名、制御用レジスタ名、IP用アドレスを対応付けたものである。
システムアドレスマップ301の生成には、IPコア4のインスタンス名一覧303と各IPコア4のアドレスマップ304とを要する。図11はIPコア4のインスタンス名一覧303である。IPコア4のインスタンス名一覧303とは、IP名とインスタンス名の対応表である。IP名とは、IPコア4に割り当てられた名前であり、同じ機能のIPコア4には同じ名前がつけられている。また、インスタンス名とは、使用するIPコア4を識別するために割り当てられた名前である。同じ機能のIPコア4を複数個使用する際、各IPコア4は、それぞれを識別するために全て異なったインスタンス名が割り当てられて区別される。さらに、図12は各IPコア4のアドレスマップである。IPコア4のアドレスマップは、IPコア4の制御用レジスタ名とIP用アドレスとを対応付けたものである。なお、IPコア4のインスタンス名一覧303と各IPコア4のアドレスマップ304は手動でテキストファイル等として作成される。
以上のように用意したインスタンス名一覧303と、各IPコア4のアドレスマップ304の2つに基づいて、システムアドレスマップ301は生成される。
次に、ステップ060について説明する。
まず、設計者は、制御用レジスタグループ化情報305を用意する。図13は、制御用レジスタグループ化情報305の例である。制御用レジスタグループ化情報305とは、CPU2によって同じ値を書き込む制御用レジスタのグループを示すものである。さらに、制御用レジスタグループ化情報305は、動作モードごとに場合分けされている。動作モードによって、各グループ内の制御用レジスタの組み合わせは異なる。LSI設計者は、制御用レジスタの組み合わせをIPコア4の接続構成・処理内容等を元にこのグループを決定する。例えば、図13の上段の表は、動作モードが経路1、すなわち、IPコア4ipa1とIPコア4ipb及びIPコア4ipa2とIPコア4ipcを接続する場合を想定して作成された制御用レジスタグループ化情報305である。「group1」の列には、「ipa1.format」と「ipb.format」とが属している。「group1」の列に、「ipa1.format」と「ipb.format」とが属していることにより、アドレスデコーダ3は、1つのシステムアドレス信号で、IPコア4ipa1、4ipbのそれぞれが有する複数の制御用レジスタformatにアクセスすることができる。また、制御用レジスタグループ化情報305において、動作モードが経路2の場合、セレクタ5によってIPコア4ipa1とIPコア4ipc及びIPコア4ipa2とIPコア4ipbが接続されることを表す。
なお、図13中の「.」以前はインスタンス名、「.」以降は制御用レジスタ名を意味している。例えば、「動作モード=経路1」、「group1」の列のipa1.formatについて、「.」以前のipa1は、IPコア4ipa1のインスタンス名、「.」以降は制御用レジスタformatの制御用レジスタ名を示す。このように、グループの要素は、IPコア4のインスタンス名と制御用レジスタ名である。また、「.」の記述は説明のための例であり、本発明における制御用レジスタグループ化情報305の記述様式を限定するためのものではない。この制御用レジスタグループ化情報305は手動でテキストファイル等として作成する。
次に、ステップ030で生成したシステムアドレスマップ301と、この制御用レジスタグループ化情報305を用いてアドレスデコード情報302を生成する。
図14は、IP用アドレスとシステムアドレスを割り当てる動作を説明するフローチャートである。
ステップ061では、システムアドレスマップ301を参照してIP用アドレスを1つ選択する。ここで得たIP用アドレスをAとする。
ステップ062では、IP用アドレスAに対して、「Read時」のシステムアドレスをシステムアドレスマップ301通りに割り当てる。
ステップ063では、動作モードを1つ選択する。
ステップ064では、ステップ063で選択された動作モードの制御用レジスタグループ化情報305を参照して、システムアドレスマップ301上でIP用アドレスAに対応するシステムアドレスが属するグループを探索する。ここで、探索して得たグループをGとする。
ステップ065では、IP用アドレスAにグループGに属するすべての制御用レジスタのシステムアドレスを割り当てて、「Write時」のアドレスデコード情報を作成する。
ステップ066では、IP用アドレスAと、IP用アドレスAが属するグループのシステムアドレスとが、全ての動作モードについて対応付けられた場合、ステップ067へ進む。全ての動作モードについて、IP用アドレスAと、IP用アドレスAが属するグループのシステムアドレスとが、全ての動作モードについて対応づけられていない場合、ステップ063に戻る。ステップ063に戻った場合、IP用アドレスAにまだ割り当てられていない動作モードを選択して、ステップ063からステップ066の動作を繰り返す。
ステップ067では、すべてのIP用アドレスについて「Read時」、「Write時」のシステムアドレスの対応付けが完了した場合には処理を終了する。一方、「Read時」、「Write時」のシステムアドレスの対応付けが完了していない場合、処理061へ戻る。ステップ061に戻った場合、ステップ061からステップ066を繰り返し、まだシステムアドレスの対応付けがなされていないIP用アドレスに関してシステムアドレスの対応付けを行う。
以上のようにして、全てのIP用アドレスにシステムアドレスを対応づけて、アドレスデコード情報302は生成される。
このようにして生成されたアドレスデコード情報302は、必要な入出力ポート幅を決定され、IP用アドレス信号とチップセレクト信号104のRTL記述を生成され、アドレスデコーダ3のRTL記述となる。このRTL記述は、論理合成されネットリストとなり、物理的レイアウト構造に変換され、最終的にシリコンウェハに焼付けられてLSI1となる。
以上のように、設計者は予め制御用レジスタグループ化情報305として、動作モードごとに、入力映像信号データ105の処理に必要な制御用レジスタのグループを決定しているので、制御するIPコア4が増加してもCPU2のプログラム開発負担を抑えることができる。
なお、実施の形態5に係るLSI1の製造方法について、入力映像信号データ105を処理するLSI1の製造方法を例に説明したが、音声信号データ等を処理するLSI1の製造方法でも良く、本発明は入力映像信号データ105を処理するLSI1の製造方法に限られるものではない。また、上述の例では実施の形態1に係るLSIの製造方法について説明したが、同様の手順で実施の形態2から4に係るLSI1も製造可能である。
1 LSI、2 CPU、3 アドレスデコーダ、4 IPコア、5 セレクタ、6 動作モード制御回路、31 4ipa1用アドレスデコーダ、32 4ipa2用アドレスデコーダ、33 4ipb用アドレスデコーダ、34 4ipc用アドレスデコーダ、301 システムアドレスマップ、 302 アドレスデコード情報、 303 IPコアのインスタンス名一覧、304 各IPコアのアドレスマップ、 305 制御用レジスタグループ化情報
Claims (5)
- 複数のレジスタを有し、入力データを処理する複数のIPコアと、
前記複数のレジスタを選択してアクティブとするアドレスデコーダと、
前記入力データの処理に使用する前記IPコアのレジスタを指定するシステムアドレス信号を前記アドレスデコーダに出力し、前記アドレスデコーダによってアクティブとされたレジスタに前記入力データの情報を書き込むCPUと、
前記入力データの処理に使用するIPコアの組み合わせを指定する動作モード信号を前記アドレスデコーダに出力する動作モード制御回路と
を備え、
前記アドレスデコーダは、前記動作モード信号に基づいて前記入力データの処理に使用する前記IPコアの組み合わせを決定し、決定した該使用する前記IPコアのレジスタのうち、前記システムアドレス信号により指定されたレジスタと、該指定されたレジスタと同じ情報が書き込まれる他のレジスタとを選択してアクティブとすることを特徴とするLSI。 - 複数のレジスタを有し、入力データを処理する複数のIPコアと、
前記複数のレジスタを選択してアクティブとするアドレスデコーダと、
前記入力データの処理に使用する前記IPコアのレジスタを指定するシステムアドレス信号を前記アドレスデコーダに出力し、前記アドレスデコーダによってアクティブとされたレジスタに前記入力データの情報を書き込むCPUと
を備え、
前記CPUは、前記入力データの処理に使用するIPコアの組み合わせを指定する動作
モード信号を前記アドレスデコーダに出力し、
前記アドレスデコーダは、前記動作モード信号に基づいて前記入力データの処理に使用する前記IPコアの組み合わせを決定し、決定された該使用する前記IPコアのレジスタのうち、前記システムアドレス信号により指定されたレジスタと、該指定されたレジスタと同じ情報が書き込まれる他のレジスタとを選択してアクティブとすることを特徴とするLSI。 - 前記アドレスデコーダは、
前記CPUが前記レジスタを識別するための複数のシステムアドレスを含むグループと、
該アドレスデコーダが前記レジスタを識別するためのIP用アドレスと、
前記動作モード信号が示す動作モードごとに前記グループに含まれるシステムアドレスの組み合わせを異なるものとし、該グループを前記IP用アドレスに対応づけたアドレスデコード情報とに基づいて、
前記CPUから出力されたシステムアドレス信号が示すシステムアドレスに対応するIP用アドレスを特定し、特定した該IP用アドレスが示すレジスタをアクティブとすることを特徴とする請求項1または請求項2に記載のLSI。 - 前記動作モード信号を受けて、前記入力データの処理に使用するIPコア同士を接続するセレクタを備えることを特徴とする請求項1または請求項2のいずれかに記載のLSI。
- 複数のレジスタを有し、入力データを処理する複数のIPコアと、
前記複数のレジスタを選択してアクティブとするアドレスデコーダと、
前記入力データの処理に使用する前記IPコアのレジスタを指定するシステムアドレス信号を前記アドレスデコーダに出力し、前記アドレスデコーダによってアクティブとされたレジスタに前記入力データの情報を書き込むCPUと
を備えるLSIの製造方法において、
各レジスタに対して、前記CPUが前記複数のレジスタを識別するためのシステムアドレスと、前記アドレスデコーダが前記複数のレジスタを識別するためのIP用アドレスとを割り当てたシステムアドレスマップを生成するステップと、
1つのシステムアドレス信号でアクティブとする複数のレジスタを含むグループを構成したレジスタグループ化情報を生成するステップと、
前記システムアドレスマップと前記レジスタグループ化情報とを用いて、同じグループに含まれる複数のシステムアドレスと前記IP用アドレスを対応付けたアドレスデコード情報を生成するステップと、
前記アドレスデコード情報に基づいて前記アドレスデコーダを生成するステップとを有することを特徴とするLSIの製造方法。
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