WO2014045500A1 - Ｌｓｉ及びｌｓｉ製造方法 - Google Patents

Ｌｓｉ及びｌｓｉ製造方法 Download PDF

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WO2014045500A1
WO2014045500A1 PCT/JP2013/004155 JP2013004155W WO2014045500A1 WO 2014045500 A1 WO2014045500 A1 WO 2014045500A1 JP 2013004155 W JP2013004155 W JP 2013004155W WO 2014045500 A1 WO2014045500 A1 WO 2014045500A1
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address
core
register
lsi
signal
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PCT/JP2013/004155
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優介 嶋井
治 遠山
吉大 小川
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三菱電機株式会社
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/3891—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute organised in groups of units sharing resources, e.g. clusters

Definitions

  • the present invention relates to an LSI having a plurality of IP cores and an LSI manufacturing method thereof.
  • IP cores Intelligent Property Core
  • the control of the IP core is realized by the CPU accessing the IP core control register arranged in the IP core.
  • the same value is often written to a control register that controls the operation of each IP core.
  • the CPU has to access the control registers for writing the same value one by one, which increases the load on the CPU.
  • an LSI that can reduce the load on the CPU by operating two IP cores in parallel by accessing a common address that associates the two IP cores (for example, Patent Document 1).
  • the LSI disclosed in Patent Document 1 includes two IP cores and one address decoder. Further, the IP core includes a plurality of control registers therein. Further, the same common address is assigned to the control register for writing the same value between the IP cores as an address for identifying the control register. When accessing each register, the CPU outputs an upper address (selection signal) and a lower address (common address). A plurality of IP cores can be specified by an upper address, and a plurality of control registers for writing the same value can be specified by a lower address.
  • the present invention has been made in view of the above problems, and has an object to enable simultaneous access to a plurality of IP cores while reducing the CPU program development load.
  • the LSI includes a plurality of registers, a plurality of IP cores that process input data, an address decoder that selects and activates the plurality of registers, and the IP used for processing the input data
  • a CPU that outputs a system address signal designating a core register to the address decoder and writes the information of the input data to a register activated by the address decoder, the address decoder for processing the input data
  • a register designated by the system address signal and another register in which the same information as the designated register is written are selected and made active.
  • the LSI manufacturing method of the present invention includes a plurality of registers, a plurality of IP cores that process input data, an address decoder that selects and activates the plurality of registers, and the input data that is used for the processing
  • a manufacturing method of an LSI comprising: a CPU that outputs a system address signal designating an IP core register to the address decoder and writes information of the input data to a register activated by the address decoder; Generating a system address map in which a system address for the CPU to identify the plurality of registers and an IP address for the address decoder to identify the plurality of registers are assigned, and one system address Multiple registers activated by signal Generating register grouping information that constitutes a group including the address, and using the system address map and the register grouping information, address decoding that associates a plurality of system addresses included in the same group with the IP address Generating information, and manufacturing the address decoder based on the address decoding information.
  • the LSI of the present invention includes an address decoder that selects and activates a control register designated by one system address signal and another register in which the same information as the designated control register is written. Even when the number of IP cores to be used increases, a plurality of control registers can be accessed with a single system address signal without increasing the CPU program development load.
  • FIG. 1 is a configuration diagram of an LSI according to a first embodiment.
  • FIG. 3 is a diagram showing an operation flowchart of the LSI according to the first embodiment.
  • FIG. 3 is a diagram showing a system address map according to the first embodiment.
  • FIG. 5 is a diagram showing address decode information of each IP core according to the first embodiment.
  • FIG. 5 is a configuration diagram of an LSI according to a third embodiment.
  • FIG. 6 is a configuration diagram of an LSI according to a fourth embodiment.
  • FIG. 10 is a diagram showing an address decoding information generation flowchart according to the fifth embodiment.
  • FIG. 20 shows a list of instance names according to the fifth embodiment.
  • FIG. 10 shows an address map of each IP core according to the fifth embodiment.
  • FIG. 10 shows control register grouping information according to the fifth embodiment.
  • FIG. 10 is a flowchart illustrating an operation for assigning an IP address and a system address according to the fifth embodiment.
  • FIG. 1 is a configuration diagram of an LSI according to the first embodiment.
  • FIG. 2 is a flowchart showing the operation of the LSI according to the first embodiment.
  • FIG. 3 is a diagram showing a system address map according to the first embodiment.
  • FIG. 4 is a diagram showing address decode information of each IP core according to the first embodiment.
  • FIG. 5 is a diagram illustrating an example (when path 1 is selected) in which the IP cores connected to each other according to the first embodiment process input video signal data.
  • the LSI 1 includes a CPU 2, an operation mode control circuit 6, an address decoder 3, an IP core (4ipa1, 4ipa2, 4ipb, 4ipc) (hereinafter, each IP core is collectively referred to as “IP Core 4 ”) and selector 5.
  • IP Core 4 an IP core (4ipa1, 4ipa2, 4ipb, 4ipc) (hereinafter, each IP core is collectively referred to as “IP Core 4 ”) and selector 5.
  • IP Core 4 IP core 4ipa1, 4ipa2, 4ipb, 4ipc)
  • selector 5 selector 5
  • the LSI 1 adjusts the image quality of the input video signal data 105 (input data) output from the video signal input device 7 based on various information such as format and resolution input via a user interface (not shown).
  • the output video signal data 106 or 107 is output.
  • the CPU 2 accesses an IP core 4 to be described later and causes the IP core 4 to execute processing of the input video signal data 105. Further, the CPU 2 outputs a system address signal 100 and a write enable signal 102 when accessing.
  • the system address signal 100 is a signal indicating a system address.
  • the system address is a value that identifies the location of all elements (including a memory (not shown)) viewed from the CPU 2.
  • the write enable signal 102 is a signal indicating whether an access to a control register by an address decoder 3 described later is a read or a write.
  • the write enable signal becomes Read when the access to the control register is read, and becomes Write when the access is performed.
  • the control register accessed by the address decoder 3 is in a readable or writable state. This state is called active.
  • the operation mode control circuit 6 outputs an operation mode signal 101.
  • the operation mode signal 101 is a signal that determines a combination of IP cores 4 to be used when the input video signal data 105 is processed by the LSI 1.
  • the address decoder 3 receives the system address signal 100, the operation mode signal 101, and the write enable signal 102, and outputs an IP address signal 103 and a chip select signal 104.
  • the IP address signal 103 is a signal indicating an IP address.
  • the IP address is an address for the address decoder 3 to identify the location of a control register of the IP core 4 described later.
  • the address decoder 3 allows the CPU 2 to access a desired IP core 4.
  • the IP core 4 is a functional block that executes a specific process, and is, for example, an image processing circuit or an audio processing circuit.
  • the IP core 4 has a control register therein, and the CPU 2 processes the input video signal data 105 by writing information on the format of the input video signal data 105 into the control register.
  • the IP core 4 receives the IP address signal 103, the chip select signal 104, and the write enable signal 102 and activates the control register.
  • the CPU 2 executes a write process on the activated control register. For example, when converting the input video signal data 105 into a desired format, the CPU 2 writes the desired format in the activated control register.
  • the selector 5 switches the connection relationship between the plurality of IP cores 4.
  • the selector 5 receives the operation mode signal 101 and changes the processing path of the input video signal data 105.
  • Step 201 is an operation mode switching step.
  • the operation mode switching step is a step in which the selector 5 switches the combination of the IP cores 4 that process the input video signal data 105.
  • step 201 the operation mode control circuit 6 outputs an operation mode signal 101 to the selector 5 and the address decoder 3.
  • the selector 5 selects and connects the designated IP core 4 from the plurality of IP cores 4 to be used based on the operation mode signal 101. For example, when the operation mode of the operation mode signal 101 is the path 1, the selector 5 connects the IP core 4ipa1 and the IP core 4ipb, and further connects the IP core 4ipa2 and the IP core 4ipc. The selector 5 connects the IP core 4ipa1 and the IP core 4ipc and connects the IP core 4ipa2 and the IP core 4ipb when the operation mode is the path 2.
  • the combination of IP cores 4 to be connected corresponds to the combination of IP cores 4 having a control register that is activated by one system address signal described in step 202 described later.
  • the selector 5 connects the IP core 4ipa1 and the IP core 4ipb.
  • the process proceeds to step 202.
  • Step 202 is a step for setting a register.
  • the register setting is an operation of writing information related to the input video signal data 105 to the control register activated by the CPU 2.
  • step 202 the CPU 2 outputs the system address signal 100 and the write enable signal 102 to the address decoder 3. Further, the CPU 2 outputs a write enable signal 102 to the IP core 4.
  • the address decoder 3 receives the system address signal 100 and the write enable signal 102 from the CPU 2 and the operation mode signal 101 from the operation mode control circuit 6, and outputs the IP address signal 103 and the chip select signal 104 to the IP core 4. To do.
  • the address decoder 3 receives the system address signal 100, the write enable signal 102 and the operation mode signal 101 and outputs the IP address signal 103 and the chip select signal 104 will be described in detail with reference to FIGS. To do.
  • FIG. 3 is a diagram showing a system address map according to the first embodiment.
  • the address decoder 3 determines the IP address signal 103 and the chip select signal 104 using the system address map 301.
  • the instance name of the IP core 4 is associated with the system address of each control register.
  • the instance name is a name assigned to identify the IP core 4.
  • the instance names of the IP cores 4ipa1, 4ipa2, 4ipb, and 4pc correspond to ipa1, ipa2, ipb, and ipc, respectively.
  • the control register name represents the name of the control register in the IP core 4 and is given a name based on the value to be written. For example, a control register name “format” is assigned to the control register in which the format of the input video signal 105 is written.
  • a control register name “resolution” is assigned to the control register to which the resolution is written
  • a frame register is assigned to the control register to which the frame rate is written.
  • the IP address is a value for identifying the location of the control register by the address decoder 3 and is assigned to the control register in each IP core 4. This IP address is different from the system address as long as the control register can be identified within the IP core, and the same value may be assigned to the control register between different IP cores. For example, in FIG. 3, IP addresses 0 to 2 are assigned to the control registers in each IP core 4. Based on the system address map 301, the address decode information 302 shown in FIG. 4 is created.
  • FIG. 4 is a diagram showing the address decode information 302.
  • a plurality of system addresses are associated with the IP addresses of the IP cores 4 respectively.
  • a combination (group) of a plurality of system addresses corresponding to one IP address is a combination of control registers that are accessed by one system address signal and write the same value.
  • operation mode signal path 1
  • the system address “2, 7” is stored in the control register frameate in the IP core 4ipa1 (instance name: ipa1) and in the IP core 4ipb (instance name: ipb). ) Control register framerate. These control registers indicate that the same value is written by the CPU 2. Similarly, other system addresses “0, 6” and “1” indicate combinations of registers to which the same value is written.
  • the address decode information 302 has a combination of a plurality of system addresses according to the operation mode, even when the IP core to be used is switched, the program of the operation mode control circuit 6 is not rewritten. It is possible to change the combination of control registers to be accessed simply by changing the value of the operation mode signal 101.
  • the address decoder 3 refers to the column “When Write” of the address decode information 302 when the input write enable signal 102 indicates Write, and reads “Read” when the input write enable signal 102 indicates Read. Refer to the “hour” column.
  • the address decoder 3 outputs “2” as the corresponding IP address signal 103 to the IP core 4ipa1 and outputs “1” as the IP address signal 103 to the IP core 4ipb. Further, when the operation mode is path 1, the system addresses “2, 7” are in the same set, so even if the system address signal 102 is 7, the same IP address has the same IP core. (4ipa1, 4ipb). As described above, by setting the system address as a set and address decoding information 302, the address decoder 3 changes from the system address signal 100 indicating one system address to the IP address signal 103 for designating a plurality of control registers. It becomes possible to convert.
  • the address decoder 3 can be realized using hardware such as an electronic circuit based on the correspondence relationship of the decode information 302.
  • the address decoder 3 converts the system address signal 100, the write enable signal 102, and the operation mode signal 101 and outputs the IP address signal 103 to the corresponding IP core 4.
  • the address decoder 3 outputs an enable signal as the chip select signal 104 to make it active with respect to the IP core 4 having the control register designated by the IP address signal 103.
  • the IP core 4 receives the IP address signal 103 and the chip select signal 104 and activates the control register.
  • the IP core 4 Upon receiving the IP address signal 103 and the chip select signal 104 output from the address decoder 3, the IP core 4 activates the control register designated by the IP address signal 103.
  • step 202 for setting the writing to the control registers ends, and the process proceeds to step 203.
  • Step 203 is a step in which the IP core 4 processes the input video signal data 105.
  • the input video signal data 105 is input to the IP core 4 from the video signal input device 7 outside the LSI 1.
  • the input video signal data 105 is processed by the IP core 4, sequentially processed by the plurality of IP cores 4 connected in step 201, and finally output as output video signal data 106 or 107.
  • the IP core 4 ipa 1 and the IP core 4 ipb are connected by the selector 5
  • the input video signal data 105 sequentially passes through the IP cores 4 ipa 1 and 4 ipb and is output as output video signal data 106.
  • the IP core 4ipa2 and the IP core 4ipc are connected, the IP core 4ipa2 and 4ipc sequentially pass through and output video signal data 107 is output. At this time, a series of operations of the LSI 1 is completed.
  • the operation mode control circuit 6 outputs the operation mode signal 101 indicating the path 1 to the selector 5 and the address decoder 3.
  • the selector 5 selects and connects a combination of IP cores 4 set in advance based on the value of the operation mode signal 101.
  • the selector 5 connects the IP core 4ipa1 and the IP core 4ipb, and connects the IP core 4ipa2 and the IP core 4ipc.
  • the operation mode control circuit 6 also outputs an operation mode signal 101 indicating the path 1 to the address decoder 3.
  • the CPU 2 that has received the register write command for processing the input video signal data 105 sends the address decoder 3 the system address signal 100 indicating 0 and the write enable signal 102 indicating Write. Is output.
  • the IP addresses in the row of the system address 0 are the IP address 0 in the 4ipa1 table and the IP address “0” in the 4ipb table.
  • the IP address “0” of the IP core 4ipa1 corresponds to the control register format
  • the IP address “0” of the IP core 4ipb corresponds to the control register format. Therefore, the address decoder 3 converts the system address signal 100 indicating 0 into the IP address signal 103 indicating 0 and outputs the IP address signal 103 to the IP core 4ipa1 and the IP core 4ipb, and designates the control register format to be activated. Further, the address decoder 3 outputs enable as the chip select signal 104 to the control register format of the designated IP core 4ipa1 and IP core 4ipb, and activates the control register format.
  • the IP core 4ipa1 and the IP core 4ipb having the control register format set to active receive the write enable signal 102 indicating Write and determine that writing is performed.
  • the CPU 2 receives information (in this case, input video signal data 105) via a signal line (not shown) directly connected from the CPU 2 to the control register format of the IP core 4ipa1 and the IP core 4ipb.
  • the information of the signal data 105 is A.
  • A indicates the format of the input video signal data 105 such as MPEG.
  • the CPU 2 outputs 1 and 2 as the system address signal 100 and writes values B and C indicating the information of the input video signal data 105 to the remaining control register resolution and control register framerate, respectively.
  • the address decoder 3 outputs the chip select signal 104 to the control register resolution of the designated IP core 4ipa1 to make it active. Subsequently, the value B is written by the CPU 2 in the control register format of the IP core 4ipa1 that is activated. Further, when a signal indicating 2 is input to the address decoder 3 as the system address signal 100, 2 is output as the IP address signal 103 to the IP core 4ipa1, and 1 is output as the IP address signal 103 to the IP core 4ipb. Specifies the control register framerate. The address decoder 3 outputs enable as a chip select signal 104 to the designated control register framerate of the IP core 4ipa1 and the IP core 4ipab to make it active.
  • a value C is written by the CPU 2 to the activated control register framerate.
  • B is a value representing the resolution
  • C is a value representing the frame rate.
  • the value written to the control register that is, the value A indicating the format, the value B indicating the resolution, and the frame rate.
  • the value C indicating the value changes depending on the type of the input video signal data 105.
  • the input video signal data 105 sequentially passes through the IP core 4ipa1 and the IP core 4ipb having the control register in which the same value is written to adjust the image quality.
  • the IP core 4ipa1 is an IP core 4 having a function of suppressing noise
  • the IP core 4ipb is an IP core 4 that converts color tone
  • the input video signal data 105 is an output video signal in which noise is suppressed and color tone is converted. Output as data 106.
  • the LSI 1 has been described as executing the processing of the input video signal data 105 using the IP core 4ipa1 and the IP core 4ipb.
  • the LSI1 uses the IP core 4ipa2 and the IP core 4ipc.
  • the processing of the input signal data 105 can be executed.
  • the CPU 2 outputs a system address signal 100 indicating 3, 4, and 5 to the address decoder 3 as in the example of writing to the IP core 4ipa1 and the IP core 4ipb.
  • the address decoder 3 that has received the system address signal 100 refers to the 4ipa2 and 4ipc tables of the address decode information 302 and activates the control registers format, resolution, and frameate of the IP core 4ipa2 and the IP core 4ipc, respectively. .
  • the CPU 2 executes writing to the activated control register.
  • the input video signal data 105 sequentially passes through the IP core 4ipa2 and the IP core 4ipc and is output as output signal data 107.
  • the LSI 1 can also execute processing of the input signal data 105 using the IP core 4ipa1, the IP core 4ipc, the IP core 4ipa2, and the IP core 4ipb (not shown).
  • the operation mode control circuit 6 outputs an operation mode signal indicating the path 2 to the selector 5.
  • the selector 5 connects the IP core 4ipa1 and the IP core 4ipc, and the IP core 4ipa2 and the IP core 4ipb.
  • the address decoder 3 refers to the path 2 column of the address decode information 302.
  • the IP core 4 has been described as executing video signal processing. However, the present invention is not limited to this, and any device that executes data processing may be used. For example, the IP core 4 may execute audio signal processing. At that time, the LSI 1 processes the audio signal data, not the input video signal data 105.
  • the four IP cores 4 are used.
  • a plurality of control registers may be selected by one system address signal.
  • the number of IP cores may be two or more. Note that when the LSI 1 according to the first embodiment switches the IP core 4 used in response to the operation mode signal, at least three IP cores 4 are required.
  • the address decoder 3 receives one system address signal and writes one or two control registers to write the same value.
  • the present invention is not limited to this. You may comprise so that it may write in three or more control registers.
  • the address decode information 302 three or more system addresses are associated with one IP address row.
  • the LSI 1 since the LSI 1 according to the first embodiment sets the combination of the IP core 4 and the control register that are accessed by one system address signal as the operation mode signal 101 in advance, the CPU 2 stores the control register. There is no need to prepare selection signals as many as the number of combinations, and the burden of CPU 2 program development can be reduced.
  • the address decoder 3 operates based on address decode information in which a plurality of system addresses are associated with a single IP address. Can be accessed.
  • Embodiment 2 The LSI 1 according to the second embodiment will be described with reference to FIGS.
  • FIG. 6 is a diagram showing an example (when path 1 is selected) in which IP cores connected to each other according to the second embodiment process input video signal data in parallel.
  • FIG. 7 is a diagram showing an example (when path 2 is selected) in which IP cores connected to each other according to the second embodiment process input video signal data in parallel. Note that portions corresponding to the configuration of the LSI 1 of the second embodiment are denoted by the same reference numerals as those in FIGS. 1 and 5 and description thereof is omitted.
  • the values A, B, C, D, E, and F in FIGS. 6 and 7 indicate values to be written in the control registers such as the format and resolution of the input video signal data 108 and 109. It is shown that the same value is set for registers marked with.
  • the LSI 1 according to the second embodiment processes the input video signal data 108 and the input video signal data 109 in parallel.
  • an operation in which the LSI 1 processes the input video signal data 108 and 109 shown in FIGS. 6 and 7 in parallel will be described.
  • FIG. 6 is an example when the operation mode signal 101 indicates the path 1.
  • the operation mode control circuit 6 first outputs the operation mode signal 101 indicating the path 1.
  • the selector 5 Upon receiving the operation mode signal 101 indicating the path 1, the selector 5 connects the IP core 4ipa1 and the IP core 4ipb. Furthermore, the selector 5 connects the IP core 4ipa2 and the IP core 4ipc. Since the write operation is the same as that of the first embodiment, the description is omitted.
  • the input video signal data 108 and the input video signal data 109 are video signal data having different formats, resolutions, and frame rates, the CPU 2 needs to write values corresponding to the respective input video signals to the IP core 4. is there.
  • the input video signal data 108 sequentially passes through the IP cores 4 ipa 1 and 4 ipb and is output as the input video signal data 110. Further, the input video signal data 109 sequentially passes through the IP cores 4 ipa 2 and 4 ipc and is output as output video signal data 111.
  • FIG. 7 shows an example when the operation mode signal 101 indicates the path 2. Since the connection relationship between the front and rear IP cores 4 is switched by the selector 5, the combination of the IP cores 4 is different from that of the route 1.
  • the selector 5 that has received the operation mode signal 101 indicating the path 2 connects the IP core 4ipa1 and the IP core 4ipc. Further, the IP core 4ipa2 and the IP core 4ipb are connected.
  • the input video signal data 108 sequentially passes through the IP cores 4ipa1 and 4ipc and is output as output video signal data 110. Further, the input video signal data 109 sequentially passes through the IP cores 4 ipa 2 and 4 ipb and is output as output video signal data 111.
  • the LSI 1 controls access based on the operation mode signal 101 output from the operation mode control circuit 6 even when a plurality of input video signal data 108 and 109 are input.
  • the combination of registers for use can be determined, and a plurality of input video signal data can be processed in parallel.
  • FIG. 8 is a block diagram of an LSI according to the third embodiment. Note that portions corresponding to the configuration of the LSI 1 of the third embodiment are denoted by the same reference numerals as those in FIG. 1 and description thereof is omitted.
  • each IP core 4 is provided with an address decoder 31, 32, 33, 34 for each IP core. Specifically, a 4ipa1 address decoder 31, an IP core 4ipa1, 4ipa2 address decoder 32, an IP core 4ipa2, 4ipb address decoder 33, an IP core 4ipb, 4ipc address decoder 34, and an IP core 4ipc are connected.
  • the CPU 2 outputs a system address signal 100 and a write enable signal 102 to all the address decoders 31, 32, 33, 34. Further, the operation mode control circuit 6 outputs the operation mode signal 101 to all the address decoders 31, 32, 33, 34.
  • each IP core address decoder 31, 32, 33, 34 receives the system address signal 100, the write enable signal 102, and the operation mode signal 101, and is connected to the IP core 4 connected thereto.
  • each of the IP address decoders 31, 32, 33 and 34 receives the system address signal 100 and refers to the address decode information 302 corresponding to the connected IP core 4.
  • the address decoders 31, 32, 33, and 34 output the IP addresses obtained by referring to the address decode information 302 to the IP cores 4 as IP address signals (103a1, 103a2, 103b, and 103c).
  • the control register is designated and a chip select signal (104a1, 104a2, 104b, 104c) is output to activate the selected control register.
  • the CPU 2 writes a value indicating information of the input video signal data 105 to the activated control register. After the writing to all the control registers is completed, the LSI 1 starts processing the input video signal data 105.
  • the LSI 1 uses the address decode information 302 in the operation mode even when the address decoders 31, 32, 33, and 34 corresponding to the respective IP cores 4 are provided. It is possible to execute register writing according to the above.
  • FIG. 9 is a block diagram of an LSI according to the fourth embodiment. Note that portions corresponding to the configuration of the LSI 1 of the fourth embodiment are denoted by the same reference numerals as those in FIG. 1 and description thereof is omitted.
  • the LSI 1 does not include the operation mode control circuit 6, and the operation mode signal 101 is output from the CPU 2.
  • the CPU 2 outputs an operation mode signal 101 to the address decoder 3 and the selector 5.
  • the selector 5 determines the combination of the IP cores 4 based on the operation mode signal 101, and connects the IP cores 4 of the determined combination.
  • the address decoder 3 receives the operation mode signal 101 and outputs the IP address signal 103 and the chip select signal 104 to the IP core 4 according to the address decode information 302. Note that the operation of converting the operation mode signal 101 into the IP address signal 103 and the chip select signal 104 by the address decoder 3 is the same as the operation of the LSI 1 according to the first embodiment, and is therefore omitted.
  • the LSI 1 since the LSI 1 according to the fourth embodiment is configured to output the operation mode signal 101 from the CPU 2, a plurality of control registers in each IP core 4 are provided without separately providing the operation mode control circuit 6. Can be accessed.
  • FIG. 10 is a diagram showing an address decoding information generation flowchart according to the fifth embodiment.
  • FIG. 11 is a diagram showing a list of instance names according to the fifth embodiment.
  • FIG. 12 is an address map of each IP core according to the fifth embodiment.
  • FIG. 13 shows register grouping information for control according to the fifth embodiment.
  • FIG. 14 is a flowchart for explaining an operation of assigning an IP address and a system address according to the fifth embodiment.
  • the LSI 1 according to the first embodiment generates an RTL description for each element such as the address decoder 3 and the IP core 4 according to the first embodiment, and combines them into a gate description level from a logic circuit in a step called logic synthesis. After being converted into a netlist, it is converted into a physical layout structure. The LSI 1 is created by injecting and baking the layout pattern thus created on a silicon wafer.
  • a method for generating the address decode information 302 that is a characteristic part of the LSI 1 according to the first embodiment will be described in detail.
  • RTL represents a logic circuit using a hardware description language such as HDL (Hardware DescriptionwLanguage), which is a kind of computer language for designing an integrated circuit. Is expressed at a level combined with a register.
  • the address decode information 302 is generally automatically generated by a semiconductor design support apparatus or the like. Furthermore, in the description of the method of manufacturing the LSI 1 of the fifth embodiment, the same reference numerals are given to the portions corresponding to the configurations described in FIGS. 1 and 5 to 8, and the description thereof is omitted.
  • FIG. 10 is a diagram showing an address decoding information generation flowchart.
  • the address decode information 302 first, in step 030, the system address map 301 is generated.
  • the IP address and system address are assigned using the system address map 301 created at step 030, and address decode information 302 is generated.
  • the system address map 301 associates an instance name of the IP core 4 to be used, a control register name, and an IP address with the system address.
  • FIG. 11 shows an instance name list 303 of the IP core 4.
  • the instance name list 303 of the IP core 4 is a correspondence table between IP names and instance names.
  • the IP name is a name assigned to the IP core 4, and the same name is given to the IP core 4 having the same function.
  • the instance name is a name assigned to identify the IP core 4 to be used.
  • FIG. 12 is an address map of each IP core 4.
  • the address map of the IP core 4 associates the control register name of the IP core 4 with the IP address.
  • the instance name list 303 of the IP core 4 and the address map 304 of each IP core 4 are manually created as a text file or the like.
  • the system address map 301 is generated based on the instance name list 303 prepared as described above and the address map 304 of each IP core 4.
  • step 060 will be described.
  • FIG. 13 shows an example of the control register grouping information 305.
  • the control register grouping information 305 indicates a group of control registers in which the CPU 2 writes the same value. Further, the control register grouping information 305 is classified for each operation mode. The combination of control registers in each group differs depending on the operation mode. The LSI designer determines this group based on the connection configuration and processing contents of the IP core 4 based on the combination of control registers. For example, the upper table of FIG. 13 shows control register grouping information created assuming that the operation mode is path 1, that is, IP core 4ipa1 and IP core 4ipb and IP core 4ipa2 and IP core 4ipc are connected. 305.
  • the address decoder 3 uses a single system address signal to control a plurality of controls that each of the IP cores 4ipa1 and 4ipb has.
  • the register format can be accessed. Further, in the control register grouping information 305, when the operation mode is path 2, it indicates that the selector 5 connects the IP core 4ipa1 and the IP core 4ipc and the IP core 4ipa2 and the IP core 4ipb.
  • the instance name before “.” Means the instance name, and the part after “.” Means the control register name.
  • the control register grouping information 305 is manually created as a text file or the like.
  • the address decode information 302 is generated using the system address map 301 generated in step 030 and the control register grouping information 305.
  • FIG. 14 is a flowchart for explaining an operation of assigning an IP address and a system address.
  • step 061 one IP address is selected with reference to the system address map 301.
  • the IP address obtained here is A.
  • Step 062 the system address “when reading” is assigned to the IP address A in accordance with the system address map 301.
  • step 063 one operation mode is selected.
  • step 064 the control register grouping information 305 of the operation mode selected in step 063 is referenced to search the system address map 301 for a group to which the system address corresponding to the IP address A belongs.
  • G is a group obtained by searching.
  • step 065 system addresses of all control registers belonging to the group G are assigned to the IP address A, and address decoding information for “Write” is created.
  • step 066 if the IP address A and the system address of the group to which the IP address A belongs are associated with all the operation modes, the process proceeds to step 067. If the IP address A is not associated with the system address of the group to which the IP address A belongs for all the operation modes, the process returns to step 063. When returning to step 063, an operation mode not yet assigned to IP address A is selected, and the operations from step 063 to step 066 are repeated.
  • step 067 when the correspondence between the system addresses of “Read time” and “Write time” is completed for all IP addresses, the process is terminated. On the other hand, if the system address association of “Read” and “Write” is not completed, the process returns to the process 061. When returning to Step 061, Steps 061 to 066 are repeated, and system addresses are associated with IP addresses that have not yet been associated with system addresses.
  • the address decode information 302 is generated by associating system addresses with all IP addresses.
  • the address decode information 302 generated in this way determines the necessary input / output port width, generates an RTL description of the IP address signal and the chip select signal 104, and becomes the RTL description of the address decoder 3.
  • This RTL description is logically synthesized into a net list, converted into a physical layout structure, and finally burned onto a silicon wafer to become LSI 1.
  • the IP core 4 to be controlled is controlled. Even if this increases, the program development burden on the CPU 2 can be reduced.
  • the LSI 1 manufacturing method according to the fifth embodiment has been described by taking the LSI 1 manufacturing method for processing the input video signal data 105 as an example.
  • the LSI 1 manufacturing method for processing audio signal data or the like may be used, and the present invention is not limited thereto.
  • the manufacturing method of the LSI 1 that processes the input video signal data 105 is not limited.
  • the LSI manufacturing method according to the first embodiment has been described.
  • the LSI 1 according to the second to fourth embodiments can be manufactured in the same procedure.

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Abstract

　本発明のＬＳＩ１は、動作モード信号１０１として予め同時にアクセスするＩＰコア４及び制御用レジスタの組み合わせが設定されたアドレスデコーダを備えるので、1つのシステムアドレス信号で複数の制御用レジスタにアクセスすることができる。よって、ＣＰＵ２に制御用レジスタの組み合わせの数だけ選択信号を用意する必要がなく、ＣＰＵの動作をコーディングする作業を軽減してＣＰＵ２のプログラム開発負担を低減することができる。

Description

ＬＳＩ及びＬＳＩ製造方法
　本発明は、複数のＩＰコアを有するＬＳＩ及びそのＬＳＩ製造方法に関する。
　近年、ＩＰコア(Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ　Ｃｏｒｅ)と呼ばれる回路ブロックを接続することでＬＳＩを設計する手法が用いられている。ＩＰコアの制御は、ＩＰコア内に配置されたＩＰコア制御用レジスタにＣＰＵがアクセスすることで実現される。このとき、似た処理を行うＩＰコアを複数個使用するような場合、それぞれのＩＰコアの動作を制御する制御用レジスタには同じ値を書き込むことが多い。しかし、ＣＰＵは同じ値を書き込む制御用レジスタに１つずつアクセスしなければならず、ＣＰＵの負荷が増大するという問題があった。上述の問題を解決するため、２つのＩＰコアを対応付けた共通アドレスにアクセスすることで２つのＩＰコアを並列に動作させ、ＣＰＵの負荷を軽減することができるＬＳＩが提案されている（例えば、特許文献１）。
特開２００４-３６２１５７号公報
　特許文献１に開示されているＬＳＩは、２つのＩＰコアと１つのアドレスデコーダを備えている。さらに、ＩＰコアは、内部に複数の制御用レジスタを備えている。また、各ＩＰコア間で同じ値を書き込む制御用レジスタには、制御用レジスタを識別するためのアドレスとして同じ共通アドレスが割り当てられている。ＣＰＵは各レジスタにアクセスする際、上位アドレス（選択信号）と下位アドレス（共通アドレス）を出力する。上位アドレスによって複数のＩＰコアを指定し、下位アドレスによって同じ値を書き込む複数の制御用レジスタを指定することができる。しかし、使用するＩＰコアが多くなり、同時にアクセスしたいＩＰコアの組み合わせを変更したい場合、ＩＰコアの組み合わせの数だけ共通アドレスを用意する必要があり、ＣＰＵ上で実行されるプログラムの複雑さが増す。その結果、ＣＰＵの動作をコーディングする作業が多くなり、そのプログラムの開発負荷が大きくなるという課題があった。
　本発明は、上記課題を鑑みてなされたもので、ＣＰＵのプログラム開発負荷を低減しつつ、複数のＩＰコアへ同時アクセス可能とすることを目的としている。
　本発明に係るＬＳＩは、複数のレジスタを有し、入力データを処理する複数のＩＰコアと、前記複数のレジスタを選択してアクティブとするアドレスデコーダと、前記入力データの処理に使用する前記ＩＰコアのレジスタを指定するシステムアドレス信号を前記アドレスデコーダに出力し、前記アドレスデコーダによってアクティブとされたレジスタに前記入力データの情報を書き込むＣＰＵとを備え、前記アドレスデコーダは、前記入力データの処理に使用する前記ＩＰコアのレジスタのうち、前記システムアドレス信号により指定されたレジスタと、該指定されたレジスタと同じ情報が書き込まれる他のレジスタとを選択してアクティブとすることを特徴とする。
　本発明のＬＳＩ製造方法は、複数のレジスタを有し、入力データを処理する複数のＩＰコアと、前記複数のレジスタを選択してアクティブとするアドレスデコーダと、前記入力データの処理に使用する前記ＩＰコアのレジスタを指定するシステムアドレス信号を前記アドレスデコーダに出力し、前記アドレスデコーダによってアクティブとされたレジスタに前記入力データの情報を書き込むＣＰＵとを備えるＬＳＩの製造方法において、各レジスタに対して、前記ＣＰＵが前記複数のレジスタを識別するためのシステムアドレスと、前記アドレスデコーダが前記複数のレジスタを識別するためのＩＰ用アドレスとを割り当てたシステムアドレスマップを生成するステップと、１つのシステムアドレス信号でアクティブとする複数のレジスタを含むグループを構成したレジスタグループ化情報を生成するステップと、前記システムアドレスマップと前記レジスタグループ化情報とを用いて、同じグループに含まれる複数のシステムアドレスと前記ＩＰ用アドレスを対応付けたアドレスデコード情報を生成するステップと、前記アドレスデコード情報に基づいて前記アドレスデコーダが製造されるステップとを有することを特徴とする。
　本発明のＬＳＩは、１つのシステムアドレス信号により指定された制御用レジスタと、この指定された制御用レジスタと同じ情報が書き込まれる他のレジスタとを選択してアクティブとするアドレスデコーダを備えるので、使用するＩＰコアが増加した場合でもＣＰＵのプログラム開発負荷を大きくすることなく、１つのシステムアドレス信号で複数の制御用レジスタにアクセスすることができる。
実施の形態１に係るＬＳＩの構成図。 実施の形態１に係るＬＳＩの動作フローチャートを示す図。 実施の形態１に係るシステムアドレスマップを示す図。 実施の形態１に係る各ＩＰコアのアドレスデコード情報を示す図。 実施の形態１に係る互いに接続されたＩＰコアが入力映像信号データを処理する例を示す図　（経路１選択時）。 実施の形態２に係る互いに接続されたＩＰコアが入力映像信号データを並列処理する例を示す図　（経路１選択時）。 実施の形態２に係る互いに接続されたＩＰコアが入力映像信号データを並列処理する例を示す図　（経路２選択時）。 実施の形態３に係るＬＳＩの構成図。 実施の形態４に係るＬＳＩの構成図。 実施の形態５に係るアドレスデコード情報生成フローチャートを示す図。 実施の形態５に係るインスタンス名の一覧を示す図。 実施の形態５に係る各ＩＰコアのアドレスマップを示す図。 実施の形態５に係る制御用レジスタグループ化情報を示す図。 実施の形態５に係るＩＰ用アドレスとシステムアドレスを割り当てる動作を説明するフローチャートを示す図。
　実施の形態１
　以下、図１から図５を用いて本発明の実施の形態１に係るＬＳＩについて、映像信号データを処理するＬＳＩを例に説明する。図１は実施の形態１に係るＬＳＩの構成図である。図２は実施の形態１に係るＬＳＩの動作フローチャートを示す図である。図３は実施の形態１に係るシステムアドレスマップを示す図である。図４は実施の形態１に係る各ＩＰコアのアドレスデコード情報を示す図である。図５は実施の形態１に係る互いに接続されたＩＰコアが入力映像信号データを処理する例（経路１選択時）を示す図である。
　図１に示すように、実施の形態１に係るＬＳＩ１は、ＣＰＵ２、動作モード制御回路６、アドレスデコーダ３、ＩＰコア（４ｉｐａ１、４ｉｐａ２、４ｉｐｂ、４ｉｐｃ）（以下、各ＩＰコアをまとめて「ＩＰコア４」とする）、セレクタ５から構成される。ＬＳＩ１はユーザーインターフェース（図示せず）等を介して入力されたフォーマットや解像度等の各種情報に基づいて、映像信号入力装置７から出力された入力映像信号データ１０５（入力データ）に対して画質調整等の処理をして、出力映像信号データ１０６または１０７を出力する。
　ＣＰＵ２は、後述するＩＰコア４にアクセスしてＩＰコア４に入力映像信号データ１０５の処理を実行させる。また、ＣＰＵ２は、アクセスする際にシステムアドレス信号１００とライトイネーブル信号１０２とを出力する。ここで、システムアドレス信号１００とは、システムアドレスを示す信号である。また、システムアドレスとは、ＣＰＵ２から見た全ての素子（図示しないメモリ等を含む）の場所を識別する値である。また、ライトイネーブル信号１０２とは、後述するアドレスデコーダ３による制御用レジスタへのアクセスが読み出しであるかまたは、書き込みであるかを示す信号である。このライトイネーブル信号は、制御用レジスタへのアクセスが読み出しの場合にはＲｅａｄとなり、書き込みの場合にはＷｒｉｔｅとなる。また、アドレスデコーダ３によってアクセスされた制御用レジスタは、読み出し又は書き込み可能な状態となる。この状態をアクティブという。
　動作モード制御回路６は、動作モード信号１０１を出力する。ここで、動作モード信号１０１とは、ＬＳＩ１によって入力映像信号データ１０５が処理される際に、使用されるＩＰコア４の組み合わせを決定する信号である。
　アドレスデコーダ３は、システムアドレス信号１００と動作モード信号１０１とライトイネーブル信号１０２とを受けて、ＩＰ用アドレス信号１０３とチップセレクト信号１０４とを出力する。なお、ＩＰ用アドレス信号１０３はＩＰ用アドレスを示す信号である。また、ＩＰ用アドレスは、アドレスデコーダ３が後述するＩＰコア４の制御用レジスタの場所を識別するためのアドレスである。アドレスデコーダ３によって、ＣＰＵ２は所望のＩＰコア４へアクセスすることが可能となる。
　ＩＰコア４は、特定の処理を実行する機能ブロックであって、例えば、画像処理回路や音声処理回路などである。ＩＰコア４は、内部に制御用レジスタを有し、ＣＰＵ２によって制御用レジスタに入力映像信号データ１０５のフォーマット等に関する情報が書き込まれることによって入力映像信号データ１０５を処理する。ＩＰコア４は、ＩＰ用アドレス信号１０３、チップセレクト信号１０４、及びライトイネーブル信号１０２を受けて制御用レジスタをアクティブとする。アクティブとされた制御用レジスタは、ＣＰＵ２によって書き込みの処理が実行される。例えば、入力映像信号データ１０５を所望のフォーマットに変換する場合、ＣＰＵ２は、アクティブとされた制御用レジスタに所望のフォーマットを書き込む。
　セレクタ５は、複数のＩＰコア４の接続関係を切り替える。セレクタ５は、動作モード信号１０１を受けて入力映像信号データ１０５の処理経路を変更する。
　次に、図２を用いてＬＳＩ１の動作について説明する。
　ステップ２０１は動作モードの切換ステップである。動作モードの切換ステップとは、入力映像信号データ１０５を処理するＩＰコア４の組み合わせをセレクタ５によって切り換えるステップである。
　ステップ２０１において、動作モード制御回路６は、セレクタ５とアドレスデコーダ３とに動作モード信号１０１を出力する。
　セレクタ５は、動作モード信号１０１に基づいて、使用する複数のＩＰコア４から指定されたＩＰコア４を選択して接続する。例えば、セレクタ５は、動作モード信号１０１の動作モードが経路１の場合にＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂを接続し、さらに、ＩＰコア４ｉｐａ２とＩＰコア４ｉｐｃとを接続する。また、セレクタ５は、動作モードが経路２の場合にＩＰコア４ｉｐａ１とＩＰコア４ｉｐｃとを接続し、ＩＰコア４ｉｐａ２とＩＰコア４ｉｐｂとを接続する。このとき、接続されるＩＰコア４の組み合わせは、後述するステップ２０２で述べる１つのシステムアドレス信号でアクティブとされる制御用レジスタを有するＩＰコア４の組み合わせに対応する。例えば、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂ内の制御用レジスタが１つのシステムアドレス信号によりアクティブとされる場合、セレクタ５は、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂを接続する。ＩＰコア４の接続の切り換えが完了すると、ステップ２０２に移行する。
　ステップ２０２は、レジスタ設定を行うステップである。レジスタ設定とは、ＣＰＵ２によってアクティブとされた制御用レジスタに、入力映像信号データ１０５に関する情報を書き込む動作である。
　ステップ２０２において、ＣＰＵ２は、システムアドレス信号１００とライトイネーブル信号１０２とをアドレスデコーダ３に出力する。また、ＣＰＵ２はライトイネーブル信号１０２をＩＰコア４に出力する。
　次にアドレスデコーダ３は、ＣＰＵ２からシステムアドレス信号１００とライトイネーブル信号１０２を、動作モード制御回路６から動作モード信号１０１を受けて、ＩＰ用アドレス信号１０３とチップセレクト信号１０４をＩＰコア４に出力する。
　ここで、アドレスデコーダ３がシステムアドレス信号１００、ライトイネーブル信号１０２及び動作モード信号１０１を受けてＩＰ用アドレス信号１０３とチップセレクト信号１０４を出力する動作を図３、図４を用いて詳細に説明する。
　図３は、実施の形態１に係るシステムアドレスマップを示す図である。アドレスデコーダ３は、このシステムアドレスマップ３０１を利用してＩＰ用アドレス信号１０３とチップセレクト信号１０４を決定する。
　システムアドレスマップ３０１は、各制御用レジスタのシステムアドレスに対して使用するＩＰコア４のインスタンス名、制御用レジスタ名、ＩＰ用アドレスが対応付けられている。インスタンス名とは、ＩＰコア４を識別するために割り当てられた名前である。ここでは、各ＩＰコア４ｉｐａ１、４ｉｐａ２、４ｉｐｂ、４ｉｐｃのインスタンス名はそれぞれｉｐａ１、ｉｐａ２、ｉｐｂ、ｉｐｃに対応する。また、制御用レジスタ名とは、ＩＰコア４内の制御用レジスタの名前を表し、書き込まれる値に基づいた名前がつけられている。例えば、入力映像信号１０５のフォーマットが書き込まれる制御用レジスタにはｆｏｒｍａｔという制御用レジスタ名が割り当てられている。同様に、解像度が書き込まれる制御用レジスタにはｒｅｓｏｌｕｔｉｏｎ、フレームレートが書き込まれる制御用レジスタにはｆｒａｍｅｒａｔｅという制御用レジスタ名が割り当てられる。ＩＰ用アドレスとは、アドレスデコーダ３が制御用レジスタの場所を識別する値であり、各ＩＰコア４内の制御用レジスタにそれぞれ割り当てられる。このＩＰ用アドレスは、システムアドレスとは異なり、ＩＰコア内で制御用レジスタを識別できればよく、異なるＩＰコア間の制御用レジスタに同じ値が割り当てられても良い。例えば、図３においては、各ＩＰコア４内の制御用レジスタには０～２のＩＰ用アドレスが割り当てられている。このシステムアドレスマップ３０１に基づいて、図４に示すアドレスデコード情報３０２は作成されている。
　図４は、アドレスデコード情報３０２を示す図である。アドレスデコード情報３０２において、各ＩＰコア４それぞれのＩＰ用アドレスに複数のシステムアドレスが対応付けられている。１つのＩＰ用アドレスに対応する複数のシステムアドレスの組み合わせ（グループ）は、１つのシステムアドレス信号でアクセスされ同じ値を書き込む制御用レジスタの組み合わせとなっている。例えば、ＩＰコア４ｉｐａ１の表には、「動作モード信号＝経路１」にシステムアドレス「０，６」、「１」、「２，７」が割り当てられている。このとき、図３のシステムアドレスマップ３０１を参照すると、例えばシステムアドレス「２，７」は、ＩＰコア４ｉｐａ１内（インスタンス名：ｉｐａ１）の制御用レジスタｆｒａｍｅｒａｔｅと、ＩＰコア４ｉｐｂ内（インスタンス名：ｉｐｂ）の制御用レジスタｆｒａｍｅｒａｔｅに対応している。これらの制御用レジスタは、ＣＰＵ２によって同じ値が書き込まれることを表している。その他のシステムアドレス「０，６」、「１」についても同様に、同じ値が書き込まれるレジスタの組み合わせを示している。
　このように、アドレスデコード情報３０２は、動作モードに応じて複数のシステムアドレスの組み合わせを有するので、使用するＩＰコアが切り替えられた場合でも、ＣＰＵ２のプログラムを書き換えることなく、動作モード制御回路６の動作モード信号１０１の値を変更するだけでアクセスする制御用レジスタの組み合わせを変更することができる。
　また、アドレスデコード情報３０２内のシステムアドレスとＩＰ用アドレスの組み合わせは、動作モード信号１０１およびライトイネーブル信号１０２の種別によって変更される。アドレスデコーダ３は、入力されたライトイネーブル信号１０２がＷｒｉｔｅを示す場合は、アドレスデコード情報３０２の「Ｗｒｉｔｅ時」の列を参照し、入力されたライトイネーブル信号１０２がＲｅａｄを示す場合は、「Ｒｅａｄ時」の列を参照する。また、アドレスデコーダ３は、入力された動作モード信号１０１の種別により、アドレスデコード情報３０２の「動作モード＝経路１」または「動作モード＝経路２」の列を参照する。
　次に、ライトイネーブル信号１０２がＷｒｉｔｅ、動作モード信号１０１が経路１を示す例を用いて、アドレスデコーダ３がシステムアドレス信号１０２をＩＰ用アドレス信号１０３に変換する動作について説明する。
　アドレスデコーダ３は、システムアドレス信号１００を受けて、対応するシステムアドレスをアドレスデコード情報３０２から「動作モード＝経路１」の列から検索し、検索した行に記載のＩＰ用アドレスをＩＰ用アドレス信号１０３に変換して出力する。例えば、システムアドレス信号１００として２が入力された場合、アドレスデコーダ３は、「動作モード＝経路１」の列からシステムアドレス「２」を参照する。「動作モード＝経路１」の列のうち、システムアドレス「２」を含む行は、ＩＰコア４ｉｐａ１の表のＩＰ用アドレス２の行、およびＩＰコア４ｉｐｂの表のＩＰ用アドレス１の行である。したがって、アドレスデコーダ３は、対応するＩＰ用アドレス信号１０３として「２」をＩＰコア４ｉｐａ１に出力するとともに、ＩＰ用アドレス信号１０３として「１」をＩＰコア４ｉｐｂに出力する。また、動作モードが経路１の場合、システムアドレス「２，７」は同一の組になっているので、システムアドレス信号１０２が７の場合であっても、同様のＩＰ用アドレスが同様のＩＰコア（４ｉｐａ１、４ｉｐｂ）に出力される。このように、システムアドレスを組にしてアドレスデコード情報３０２としておくことで、アドレスデコーダ３は、１つのシステムアドレスを示すシステムアドレス信号１００から、複数の制御用レジスタを指定するＩＰ用アドレス信号１０３に変換することが可能となる。
　なお、以上の説明においては、システムアドレス信号１００、動作モード信号１０１、ライトイネーブル信号１０２を、ＩＰ用アドレス信号１０３とチップセレクト信号１０４に変換する手法についてソフトウェアの利用を前提に説明したが、アドレスデコード情報３０２の対応関係を基に、アドレスデコーダ３を電子回路等のハードウェアを用いても実現可能である。
　このように、アドレスデコーダ３はシステムアドレス信号１００、ライトイネーブル信号１０２、動作モード信号１０１を変換してＩＰ用アドレス信号１０３を対応するＩＰコア４に出力する。また、アドレスデコーダ３は、ＩＰ用アドレス信号１０３で指定された制御用レジスタを有するＩＰコア４に対して、チップセレクト信号１０４としてイネーブルを出力してアクティブとする。
　次に、ＩＰコア４がＩＰ用アドレス信号１０３とチップセレクト信号１０４を受けて制御用レジスタをアクティブとする処理について説明する。アドレスデコーダ３から出力されたＩＰ用アドレス信号１０３とチップセレクト信号１０４とを受けたＩＰコア４は、ＩＰ用アドレス信号１０３によって指定された制御用レジスタをアクティブとする。
　ＩＰコア４は、ライトイネーブル信号１０２がＷｒｉｔｅを示す場合には、ＣＰＵ２から直接接続された信号線（図示せず）を介して、アクティブとされた制御用レジスタにフォーマット等の値を書き込む。全ての制御用レジスタに値が書き込まれた場合、制御用レジスタへの書き込みを設定するステップ２０２は終了し、ステップ２０３に移行する。
　ステップ２０３は、ＩＰコア４が入力映像信号データ１０５を処理するステップである。ステップ２０３において、入力映像信号データ１０５は、このＬＳＩ１の外部の映像信号入力装置７からＩＰコア４に入力される。また、入力映像信号データ１０５は、ＩＰコア４で処理された後、ステップ２０１で接続された複数のＩＰコア４で順次処理され、最後に出力映像信号データ１０６又は１０７として出力される。例えば、セレクタ５によってＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂが接続されている場合には、入力映像信号データ１０５は、ＩＰコア４ｉｐａ１、４ｉｐｂを順次通過し、出力映像信号データ１０６として出力される。一方、ＩＰコア４ｉｐａ２とＩＰコア４ｉｐｃが接続された場合には、ＩＰコア４ｉｐａ２、４ｉｐｃを順次通過し、出力映像信号データ１０７が出力される。この時点でＬＳＩ１の一連の動作が終了する。
　以上、本実施の形態１に係るＬＳＩ１の動作を説明したが、次に、互いに接続されたＩＰコア４が入力映像信号データ１０５を処理する一連の動作を、映像信号データの処理を例に図５を用いて説明する。この例では、システムアドレス信号が０、ライトイネーブル信号１０２がＷｒｉｔｅ、動作モード信号１０１が経路１を示す場合を例に説明する。
　まず、ステップ２０１において説明したように、動作モード制御回路６はセレクタ５とアドレスデコーダ３に経路１を示す動作モード信号１０１を出力する。セレクタ５は、予め動作モード信号１０１の値を基に設定されたＩＰコア４の組み合わせを選択して接続する。この例においては、セレクタ５は、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂを接続し、ＩＰコア４ｉｐａ２とＩＰコア４ｉｐｃを接続する。また、動作モード制御回路６は、アドレスデコーダ３に対しても経路１を示す動作モード信号１０１を出力する。
　次に、ステップ２０２において説明したように、入力映像信号データ１０５の処理のためのレジスタ書き込み命令を受けたＣＰＵ２は、アドレスデコーダ３に、０を示すシステムアドレス信号１００とＷｒｉｔｅを示すライトイネーブル信号１０２を出力する。これらの信号を受けたアドレスデコーダ３は、アドレスデコード情報３０２の表のうち、「動作モード＝経路１」の列からシステムアドレス０を含む行を参照する。このとき、システムアドレス０の行にあるＩＰ用アドレスは、４ｉｐａ１の表のＩＰ用アドレス０と４ｉｐｂの表のＩＰ用アドレス「０」である。また、システムアドレスマップ３０１において、ＩＰコア４ｉｐａ１のＩＰ用アドレス「０」は制御用レジスタｆｏｒｍａｔに対応し、ＩＰコア４ｉｐｂのＩＰ用アドレス「０」は制御用レジスタｆｏｒｍａｔに対応する。したがって、アドレスデコーダ３は、０を示すシステムアドレス信号１００を０を示すＩＰ用アドレス信号１０３に変換してＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂに出力し、アクティブとする制御用レジスタｆｏｒｍａｔを指定する。また、アドレスデコーダ３は、指定されたＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂの制御用レジスタｆｏｒｍａｔにチップセレクト信号１０４としてイネーブルを出力し、制御用レジスタｆｏｒｍａｔをアクティブとする。
　アクティブとされた制御用レジスタｆｏｒｍａｔを有するＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂはＷｒｉｔｅを示すライトイネーブル信号１０２を受けて書き込みと判断する。図５に示すように、ＣＰＵ２は、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂの制御用レジスタｆｏｒｍａｔにＣＰＵ２から直接接続された信号線（図示せず）を通じて入力映像信号データ１０５の情報（ここでは、入力映像信号データ１０５の情報をＡとする。ＡはＭＰＥＧ等の入力映像信号データ１０５のフォーマットを示すものとする。）を書き込む。
　同様に、ＣＰＵ２は、システムアドレス信号１００として１、２を出力して残りの制御用レジスタｒｅｓｏｌｕｔｉｏｎ、制御用レジスタｆｒａｍｅｒａｔｅに対してもそれぞれ入力映像信号データ１０５の情報を示す値Ｂ、Ｃを書き込む。
　アドレスデコーダ３にシステムアドレス信号１００として１を示す信号が入力された場合、ＩＰコア４ｉｐａ１に対してＩＰ用アドレス信号１０３として１を出力して制御用レジスタｒｅｓｏｌｕｔｉｏｎを指定する。
　アドレスデコーダ３は、指定されたＩＰコア４ｉｐａ１の制御用レジスタｒｅｓｏｌｕｔｉｏｎにチップセレクト信号１０４を出力してアクティブとする。続いて、アクティブとされたＩＰコア４ｉｐａ１の制御用レジスタｆｏｒｍａｔは、ＣＰＵ２によって値Ｂが書き込まれる。さらに、アドレスデコーダ３にシステムアドレス信号１００として２を示す信号が入力された場合、ＩＰ用アドレス信号１０３として２をＩＰコア４ｉｐａ１に、ＩＰ用アドレス信号１０３として１をＩＰコア４ｉｐｂにそれぞれ出力して制御用レジスタｆｒａｍｅｒａｔｅを指定する。アドレスデコーダ３は、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐａｂの指定された制御用レジスタｆｒａｍｅｒａｔｅにチップセレクト信号１０４としてイネーブルを出力し、アクティブとする。アクティブとされた制御用レジスタｆｒａｍｅｒａｔｅは、ＣＰＵ２によって値Ｃが書き込まれる。（ここでは、Ｂは解像度を表す値、Ｃはフレームレートを表す値であるとする。）なお、制御用レジスタに書き込まれる値、すなわち、フォーマットを示す値Ａ、解像度を示す値Ｂ、フレームレートを示す値Ｃは、入力映像信号データ１０５の種類によって変更する。
　以上のように書き込み動作が終了した後、ステップ２０３において説明したように、入力映像信号データ１０５は同じ値が書き込まれた制御用レジスタを有するＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂを順次通過し、画質調整等のデータ処理がされた出力映像信号データ１０６として出力される。例えば、ＩＰコア４ｉｐａ１がノイズを抑制する機能のＩＰコア４、ＩＰコア４ｉｐｂが色調を変換するＩＰコア４である場合、入力映像信号データ１０５は、ノイズが抑制され色調が変換された出力映像信号データ１０６として出力される。
　なお、以上の説明において、ＬＳＩ１は、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂを使用して入力映像信号データ１０５の処理を実行するものとして説明したが、ＬＳＩ１は、ＩＰコア４ｉｐａ２とＩＰコア４ｉｐｃを使用して、入力信号データ１０５の処理を実行することも可能である。このとき、ＣＰＵ２は、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂへの書き込みの例と同様に、３、４、５を示すシステムアドレス信号１００をアドレスデコーダ３に出力する。さらに、システムアドレス信号１００を受けたアドレスデコーダ３は、アドレスデコード情報３０２の４ｉｐａ２と４ｉｐｃの表を参照して、ＩＰコア４ｉｐａ２とＩＰコア４ｉｐｃの制御用レジスタｆｏｒｍａｔ、ｒｅｓｏｌｕｔｉｏｎ、ｆｒａｍｅｒａｔｅをそれぞれアクティブとする。ＣＰＵ２は、アクティブとされた制御用レジスタに書き込みを実行する。このようにレジスタ設定が終了すると、入力映像信号データ１０５は順次ＩＰコア４ｉｐａ２とＩＰコア４ｉｐｃを通過して出力信号データ１０７として出力される。
　また、ＬＳＩ１は、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐｃ及びＩＰコア４ｉｐａ２とＩＰコア４ｉｐｂを使用して、入力信号データ１０５の処理を実行することも可能である（図示せず）。その際、動作モード制御回路６は、経路２を示す動作モード信号をセレクタ５に出力する。また、セレクタ５は、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐｃ及びＩＰコア４ｉｐａ２とＩＰコア４ｉｐｂを接続する。さらに、アドレスデコーダ３は、アドレスデコード情報３０２の経路２の列を参照する。
　なお、実施の形態１に係るＬＳＩ１において、ＩＰコア４は映像信号処理を実行するものとして説明したがこれに限られるものではなく、データ処理を実行するものであれば良い。例えば、ＩＰコア４は音声信号処理を実行するものでも良い。その際、ＬＳＩ１は、入力映像信号データ１０５ではなく、音声信号データを処理する。
　また、実施の形態１に係るＬＳＩ１において、４つのＩＰコア４を使用したが、本発明はこれに限られるものではなく、１つのシステムアドレス信号で複数の制御用レジスタが選択されればよく、ＩＰコアの数は２つ以上であればよい。なお、実施の形態１に係るＬＳＩ１が動作モード信号を受けて使用するＩＰコア４を切り替える場合には、ＩＰコア４は少なくとも３つ以上必要となる。
　さらに、実施の形態１に係るＬＳＩ１において、アドレスデコーダ３は、１つのシステムアドレス信号を受けて同じ値を書き込む制御用レジスタが１つ又は２つの場合を説明したが、これに限られるものではなく、３つ以上の制御用レジスタに書き込むように構成してもよい。この場合、アドレスデコード情報３０２には、１つのＩＰ用アドレスの行に３つ以上のシステムアドレスが対応づけられる。
　以上のように、実施の形態１に係るＬＳＩ１は、動作モード信号１０１として予め１つのシステムアドレス信号でアクセスするＩＰコア４及び制御用レジスタの組み合わせを設定しているので、ＣＰＵ２に制御用レジスタの組み合わせの数だけ選択信号を用意する必要がなく、ＣＰＵ２のプログラム開発負担を低減することができる。
　また、実施の形態１に係るＬＳＩ１において、アドレスデコーダ３は、１つのＩＰ用アドレスに複数のシステムアドレスが対応づけられたアドレスデコード情報に基づいて動作するため、１つのシステムアドレス信号を受けて複数の制御用レジスタにアクセスすることができる。
　実施の形態２
　図６、図７を用いて実施の形態２に係るＬＳＩ１について説明する。
　図６は実施の形態２に係る互いに接続されたＩＰコアが入力映像信号データを並列処理する例（経路１選択時）を示す図である。図７は実施の形態２に係る互いに接続されたＩＰコアが入力映像信号データを並列処理する例（経路２選択時）を示す図である。なお、実施の形態２のＬＳＩ１の構成に相当する部分には図１、図５と同一符号を付してその説明を省略する。また、図６、図７中のＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆという値は、入力映像信号データ１０８、１０９のフォーマットや解像度等の制御用レジスタに書き込む値を示しており、同じアルファベットがつけられたレジスタ同士には同じ値が設定されることを示している。
　実施の形態１に係るＬＳＩ１と異なり、実施の形態２に係るＬＳＩ１は、入力映像信号データ１０８と入力映像信号データ１０９を並列に処理する。以下、ＬＳＩ１が図６と図７に示した入力映像信号データ１０８、１０９を並列処理する動作について説明する。
　図６は、動作モード信号１０１が経路１を示す場合の例である。動作モード信号１０１が経路１を示す場合、まず動作モード制御回路６は、経路１を示す動作モード信号１０１を出力する。経路１を示す動作モード信号１０１を受けたセレクタ５は、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂとを接続する。さらに、セレクタ５は、ＩＰコア４ｉｐａ２とＩＰコア４ｉｐｃとを接続する。書き込みの動作は実施の形態１と同様なので説明を省略する。なお、入力映像信号データ１０８と入力映像信号データ１０９とが異なるフォーマット、解像度、フレームレートの映像信号データである場合、ＣＰＵ２は、それぞれの入力映像信号に応じた値をＩＰコア４に書き込む必要がある。書き込みが終了した後、入力映像信号データ１０８は、ＩＰコア４ｉｐａ１、４ｉｐｂを順次通過し入力映像信号データ１１０として出力される。また、入力映像信号データ１０９は、ＩＰコア４ｉｐａ２、４ｉｐｃを順次通過し、出力映像信号データ１１１として出力される。
　図７は動作モード信号１０１が経路２を示す場合の例である。セレクタ５によって前後のＩＰコア４の接続関係が切り替わるため、ＩＰコア４の組み合わせは経路１の場合と異なる。経路２を示す動作モード信号１０１を受けたセレクタ５は、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐｃとを接続する。また、ＩＰコア４ｉｐａ２とＩＰコア４ｉｐｂとを接続する。
　アドレスデコーダ３による全ての制御用レジスタへの書き込みが終了した場合、入力映像信号データ１０８は、ＩＰコア４ｉｐａ１、４ｉｐｃを順次通過し出力映像信号データ１１０として出力される。また、入力映像信号データ１０９は、ＩＰコア４ｉｐａ２、４ｉｐｂを順次通過し、出力映像信号データ１１１として出力される。
　以上のように、実施の形態２に係るＬＳＩ１は、複数の入力映像信号データ１０８、１０９が入力された場合においても、動作モード制御回路６から出力された動作モード信号１０１に基づいてアクセスする制御用レジスタの組み合わせを決定し、複数の入力映像信号データを並列処理することができる。
　実施の形態３
　以下、図８を用いて実施の形態３に係るＬＳＩについて説明する。
　図８は実施の形態３に係るＬＳＩの構成図である。なお、実施の形態３のＬＳＩ１の構成に相当する部分には図１と同一符号を付してその説明を省略する。
　実施の形態３に係るＬＳＩ１は、各ＩＰコア４のそれぞれに対して、各ＩＰコア用のアドレスデコーダ３１、３２、３３、３４がそれぞれ設けられている。具体的には、４ｉｐａ１用アドレスデコーダ３１とＩＰコア４ｉｐａ１、４ｉｐａ２用アドレスデコーダ３２とＩＰコア４ｉｐａ２、４ｉｐｂ用アドレスデコーダ３３とＩＰコア４ｉｐｂ、４ｉｐｃ用アドレスデコーダ３４とＩＰコア４ｉｐｃが接続されている。
　次に、ＬＳＩ１の動作について説明する。ＣＰＵ２は、全てのアドレスデコーダ３１、３２、３３、３４に対して、システムアドレス信号１００とライトイネーブル信号１０２を出力する。また、動作モード制御回路６は、動作モード信号１０１を全てのアドレスデコーダ３１、３２、３３、３４に対して出力する。実施の形態１に係るＬＳＩ１と同様に、各ＩＰコア用アドレスデコーダ３１、３２、３３、３４は、システムアドレス信号１００、ライトイネーブル信号１０２、動作モード信号１０１を受けて、接続されたＩＰコア４にＩＰ用アドレス信号（１０３ａ１、１０３ａ２、１０３ｂ、１０３ｃ）、チップセレクト信号（１０４ａ１、１０４ａ２、１０４ｂ、１０４ｃ）を出力する。このとき、各ＩＰ用アドレスデコーダ３１、３２、３３、３４は、システムアドレス信号１００を受けて、接続されたＩＰコア４に対応するアドレスデコード情報３０２をそれぞれ参照する。アドレスデコーダ３１、３２、３３、３４は、アドレスデコード情報３０２を参照して得たＩＰ用アドレスをＩＰ用アドレス信号（１０３ａ１、１０３ａ２、１０３ｂ、１０３ｃ）として各ＩＰコア４に出力してＩＰコア４内の制御用レジスタを指定し、チップセレクト信号（１０４ａ１、１０４ａ２、１０４ｂ、１０４ｃ）を出力して、選択された制御用レジスタをアクティブとする。
　実施の形態１に係るＬＳＩ１と同様、ＣＰＵ２は、アクティブとされた制御用レジスタへ入力映像信号データ１０５の情報を示す値を書き込む。全ての制御用レジスタへの書き込みが終了した後、ＬＳＩ１は、入力映像信号データ１０５の処理を開始する。
　以上のように、実施の形態３に係るＬＳＩ１は、各ＩＰコア４にそれぞれ対応するアドレスデコーダ３１、３２、３３、３４を設ける構成とした場合においても、アドレスデコード情報３０２を使用して動作モードに応じたレジスタの書き込みを実行することが可能である。
　実施の形態４
　以下、図９を用いて実施の形態４に係るＬＳＩについて説明する。図９は実施の形態４に係るＬＳＩの構成図である。なお、実施の形態４のＬＳＩ１の構成に相当する部分には図１と同一符号を付してその説明を省略する。
　実施の形態４に係るＬＳＩ１は、動作モード制御回路６を備えておらず、ＣＰＵ２から動作モード信号１０１が出力される。ＣＰＵ２は動作モード信号１０１をアドレスデコーダ３、セレクタ５に出力する。
　セレクタ５は、動作モード信号１０１に基づいてＩＰコア４の組み合わせを決定し、決定した組み合わせのＩＰコア４を接続する。
　アドレスデコーダ３は、動作モード信号１０１を受けて、アドレスデコード情報３０２に従いＩＰコア４にＩＰ用アドレス信号１０３とチップセレクト信号１０４を出力する。なお、アドレスデコーダ３によって動作モード信号１０１をＩＰ用アドレス信号１０３とチップセレクト信号１０４に変換する動作については、実施の形態１に係るＬＳＩ１の動作と同じであるため省略する。
　以上のように、実施の形態４に係るＬＳＩ１は、ＣＰＵ２から動作モード信号１０１を出力する構成としたので、動作モード制御回路６を別途備えることなく、各ＩＰコア４内の複数の制御用レジスタにアクセスすることが可能となる。
　実施の形態５
　以下、図１０から図１４を用いて実施の形態５に係るＬＳＩの製造方法を説明する。図１０は実施の形態５に係るアドレスデコード情報生成フローチャートを示す図である。図１１は実施の形態５に係るインスタンス名の一覧を示す図である。図１２は実施の形態５に係る各ＩＰコアのアドレスマップである。図１３は実施の形態５に係る制御用レジスタグループ化情報である。図１４は実施の形態５に係るＩＰ用アドレスとシステムアドレスを割り当てる動作を説明するフローチャートを示すである。
　実施の形態５では、実施の形態１に係るＬＳＩ１を製造する方法について説明する。実施の形態１に係るＬＳＩ１は、実施の形態１に係るアドレスデコーダ３及びＩＰコア４等の要素ごとにＲＴＬ記述が生成され、それらを合わせて論理合成と呼ばれるステップで論理回路からゲート記述レベルのネットリストに変換された後、物理的なレイアウト構造に変換される。このようにして作成されたレイアウトパターンをシリコンウェハの上に注入し焼き付けすることでＬＳＩ１が作成される。実施の形態５の説明においては、実施の形態１に係るＬＳＩ１の特徴部分であるアドレスデコード情報３０２の生成方法について詳細に説明する。
　なお、ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）とは、集積回路を設計するためのコンピュータ言語の一種であるＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）等のハードウェア記述言語を用いて論理回路を表現したもので、この論理回路をレジスタと組み合わせたレベルで表現したものをいう。また、アドレスデコード情報３０２は、一般的に、半導体設計支援装置等によって自動で生成される。さらに、実施の形態５のＬＳＩ１の製造方法の説明において、図１、図５から図８に記載した構成に相当する部分には同一符号を付してその説明を省略する。
　図１０を用いて、アドレスデコード情報３０２を生成する方法ついて詳細に説明する。
　図１０は、アドレスデコード情報生成フローチャートを示す図である。アドレスデコード情報３０２の生成において、まず、ステップ０３０でシステムアドレスマップ３０１を生成する。次にステップ０６０において、ステップ０３０で作成されたシステムアドレスマップ３０１を用いて、ＩＰ用アドレスとシステムアドレスの割り当てを実行し、アドレスデコード情報３０２を生成する。
　以下、ステップ０３０について詳細に説明する。なお、システムアドレスマップ３０１とは、システムアドレスに対して使用するＩＰコア４のインスタンス名、制御用レジスタ名、ＩＰ用アドレスを対応付けたものである。
　システムアドレスマップ３０１の生成には、ＩＰコア４のインスタンス名一覧３０３と各ＩＰコア４のアドレスマップ３０４とを要する。図１１はＩＰコア４のインスタンス名一覧３０３である。ＩＰコア４のインスタンス名一覧３０３とは、ＩＰ名とインスタンス名の対応表である。ＩＰ名とは、ＩＰコア４に割り当てられた名前であり、同じ機能のＩＰコア４には同じ名前がつけられている。また、インスタンス名とは、使用するＩＰコア４を識別するために割り当てられた名前である。同じ機能のＩＰコア４を複数個使用する際、各ＩＰコア４は、それぞれを識別するために全て異なったインスタンス名が割り当てられて区別される。さらに、図１２は各ＩＰコア４のアドレスマップである。ＩＰコア４のアドレスマップは、ＩＰコア４の制御用レジスタ名とＩＰ用アドレスとを対応付けたものである。なお、ＩＰコア４のインスタンス名一覧３０３と各ＩＰコア４のアドレスマップ３０４は手動でテキストファイル等として作成される。
　以上のように用意したインスタンス名一覧３０３と、各ＩＰコア４のアドレスマップ３０４の２つに基づいて、システムアドレスマップ３０１は生成される。
　次に、ステップ０６０について説明する。
　まず、設計者は、制御用レジスタグループ化情報３０５を用意する。図１３は、制御用レジスタグループ化情報３０５の例である。制御用レジスタグループ化情報３０５とは、ＣＰＵ２によって同じ値を書き込む制御用レジスタのグループを示すものである。さらに、制御用レジスタグループ化情報３０５は、動作モードごとに場合分けされている。動作モードによって、各グループ内の制御用レジスタの組み合わせは異なる。ＬＳＩ設計者は、制御用レジスタの組み合わせをＩＰコア４の接続構成・処理内容等を元にこのグループを決定する。例えば、図１３の上段の表は、動作モードが経路１、すなわち、ＩＰコア４ｉｐａ１とＩＰコア４ｉｐｂ及びＩＰコア４ｉｐａ２とＩＰコア４ｉｐｃを接続する場合を想定して作成された制御用レジスタグループ化情報３０５である。「ｇｒｏｕｐ１」の列には、「ｉｐａ１．ｆｏｒｍａｔ」と「ｉｐｂ．ｆｏｒｍａｔ」とが属している。「ｇｒｏｕｐ１」の列に、「ｉｐａ１．ｆｏｒｍａｔ」と「ｉｐｂ．ｆｏｒｍａｔ」とが属していることにより、アドレスデコーダ３は、１つのシステムアドレス信号で、ＩＰコア４ｉｐａ１、４ｉｐｂのそれぞれが有する複数の制御用レジスタｆｏｒｍａｔにアクセスすることができる。また、制御用レジスタグループ化情報３０５において、動作モードが経路２の場合、セレクタ５によってＩＰコア４ｉｐａ１とＩＰコア４ｉｐｃ及びＩＰコア４ｉｐａ２とＩＰコア４ｉｐｂが接続されることを表す。
　なお、図１３中の「．」以前はインスタンス名、「．」以降は制御用レジスタ名を意味している。例えば、「動作モード＝経路１」、「ｇｒｏｕｐ１」の列のｉｐａ１．ｆｏｒｍａｔについて、「．」以前のｉｐａ１は、ＩＰコア４ｉｐａ１のインスタンス名、「．」以降は制御用レジスタｆｏｒｍａｔの制御用レジスタ名を示す。このように、グループの要素は、ＩＰコア４のインスタンス名と制御用レジスタ名である。また、「．」の記述は説明のための例であり、本発明における制御用レジスタグループ化情報３０５の記述様式を限定するためのものではない。この制御用レジスタグループ化情報３０５は手動でテキストファイル等として作成する。
　次に、ステップ０３０で生成したシステムアドレスマップ３０１と、この制御用レジスタグループ化情報３０５を用いてアドレスデコード情報３０２を生成する。
　図１４は、ＩＰ用アドレスとシステムアドレスを割り当てる動作を説明するフローチャートである。
　ステップ０６１では、システムアドレスマップ３０１を参照してＩＰ用アドレスを１つ選択する。ここで得たＩＰ用アドレスをＡとする。
　ステップ０６２では、ＩＰ用アドレスＡに対して、「Ｒｅａｄ時」のシステムアドレスをシステムアドレスマップ３０１通りに割り当てる。
　ステップ０６３では、動作モードを１つ選択する。
　ステップ０６４では、ステップ０６３で選択された動作モードの制御用レジスタグループ化情報３０５を参照して、システムアドレスマップ３０１上でＩＰ用アドレスＡに対応するシステムアドレスが属するグループを探索する。ここで、探索して得たグループをＧとする。
　ステップ０６５では、ＩＰ用アドレスＡにグループＧに属するすべての制御用レジスタのシステムアドレスを割り当てて、「Ｗｒｉｔｅ時」のアドレスデコード情報を作成する。
　ステップ０６６では、ＩＰ用アドレスＡと、ＩＰ用アドレスＡが属するグループのシステムアドレスとが、全ての動作モードについて対応付けられた場合、ステップ０６７へ進む。全ての動作モードについて、ＩＰ用アドレスＡと、ＩＰ用アドレスＡが属するグループのシステムアドレスとが、全ての動作モードについて対応づけられていない場合、ステップ０６３に戻る。ステップ０６３に戻った場合、ＩＰ用アドレスＡにまだ割り当てられていない動作モードを選択して、ステップ０６３からステップ０６６の動作を繰り返す。
　ステップ０６７では、すべてのＩＰ用アドレスについて「Ｒｅａｄ時」、「Ｗｒｉｔｅ時」のシステムアドレスの対応付けが完了した場合には処理を終了する。一方、「Ｒｅａｄ時」、「Ｗｒｉｔｅ時」のシステムアドレスの対応付けが完了していない場合、処理０６１へ戻る。ステップ０６１に戻った場合、ステップ０６１からステップ０６６を繰り返し、まだシステムアドレスの対応付けがなされていないＩＰ用アドレスに関してシステムアドレスの対応付けを行う。
　以上のようにして、全てのＩＰ用アドレスにシステムアドレスを対応づけて、アドレスデコード情報３０２は生成される。
　このようにして生成されたアドレスデコード情報３０２は、必要な入出力ポート幅を決定され、ＩＰ用アドレス信号とチップセレクト信号１０４のＲＴＬ記述を生成され、アドレスデコーダ３のＲＴＬ記述となる。このＲＴＬ記述は、論理合成されネットリストとなり、物理的レイアウト構造に変換され、最終的にシリコンウェハに焼付けられてＬＳＩ１となる。
　以上のように、設計者は予め制御用レジスタグループ化情報３０５として、動作モードごとに、入力映像信号データ１０５の処理に必要な制御用レジスタのグループを決定しているので、制御するＩＰコア４が増加してもＣＰＵ２のプログラム開発負担を抑えることができる。
　なお、実施の形態５に係るＬＳＩ１の製造方法について、入力映像信号データ１０５を処理するＬＳＩ１の製造方法を例に説明したが、音声信号データ等を処理するＬＳＩ１の製造方法でも良く、本発明は入力映像信号データ１０５を処理するＬＳＩ１の製造方法に限られるものではない。また、上述の例では実施の形態１に係るＬＳＩの製造方法について説明したが、同様の手順で実施の形態２から４に係るＬＳＩ１も製造可能である。
　１　ＬＳＩ、２　ＣＰＵ、３　アドレスデコーダ、４　ＩＰコア、５　セレクタ、６　動作モード制御回路、３１　４ｉｐａ１用アドレスデコーダ、３２　４ｉｐａ２用アドレスデコーダ、３３　４ｉｐｂ用アドレスデコーダ、３４　４ｉｐｃ用アドレスデコーダ、３０１　システムアドレスマップ、　３０２　アドレスデコード情報、　３０３　ＩＰコアのインスタンス名一覧、３０４　各ＩＰコアのアドレスマップ、　３０５　制御用レジスタグループ化情報

Claims (8)

  1. 複数のレジスタを有し、入力データを処理する複数のＩＰコアと、
    前記複数のレジスタを選択してアクティブとするアドレスデコーダと、
    前記入力データの処理に使用する前記ＩＰコアのレジスタを指定するシステムアドレス信号を前記アドレスデコーダに出力し、前記アドレスデコーダによってアクティブとされたレジスタに前記入力データの情報を書き込むＣＰＵと
    を備え、
    前記アドレスデコーダは、前記入力データの処理に使用する前記ＩＰコアのレジスタのうち、前記システムアドレス信号により指定されたレジスタと、該指定されたレジスタと同じ情報が書き込まれる他のレジスタとを選択してアクティブとすることを特徴とするＬＳＩ。
  2. 前記入力データの処理に使用するＩＰコアの組み合わせを指定する動作モード信号を前記アドレスデコーダに出力する動作モード制御回路を有し、
    前記アドレスデコーダは、前記動作モード信号に基づいて前記入力データの処理に使用する前記ＩＰコアの組み合わせを決定し、決定した該使用するＩＰコアのレジスタのうち、前記システムアドレス信号により指定されたレジスタと、該指定されたレジスタと同じ情報が書き込まれる他のレジスタとを選択してアクティブとすることを特徴とする請求項１に記載のＬＳＩ。
  3. 前記ＣＰＵは、入力データの処理に使用するＩＰコアの組み合わせを指定する動作モード信号を前記アドレスデコーダに出力し、
    前記アドレスデコーダは、前記動作モード信号に基づいて前記入力データの処理に使用する前記ＩＰコアの組み合わせを決定し、決定した該使用するＩＰコアのレジスタのうち、前記システムアドレス信号により指定されたレジスタと、該指定されたレジスタと同じ情報が書き込まれる他のレジスタとを選択してアクティブとすることを特徴とする請求項１に記載のＬＳＩ。
  4. 前記アドレスデコーダは、
    前記ＣＰＵが前記レジスタを識別するための複数のシステムアドレスを含むグループと、該アドレスデコーダが前記レジスタを識別するためのＩＰ用アドレスと、
    前記システムアドレスと前記ＩＰ用アドレスとを対応づけたアドレスデコード情報とに基づいて、
    前記ＣＰＵから出力されたシステムアドレス信号が示すシステムアドレスに対応するＩＰ用アドレスを特定し、特定した該ＩＰ用アドレスが示すレジスタをアクティブとすることを特徴とする請求項１から請求項３のいずれかに記載のＬＳＩ。
  5. 前記アドレスデコード情報は、
    前記動作モード信号が示す動作モードごとに前記グループに含まれるシステムアドレスの組み合わせを異なるものとし、該グループと前記ＩＰ用アドレスとを対応づけたことを特徴とする請求項４に記載のＬＳＩ。
  6. 前記動作モード信号を受けて、前記入力データの処理に使用するＩＰコア同士を接続するセレクタを備えることを特徴とする請求項２から請求項５のいずれかに記載のＬＳＩ。
  7. 前記複数のＩＰコアは、複数の前記入力データを並列処理することを特徴とする請求項１から請求項６のいずれかに記載のＬＳＩ。
  8. 複数のレジスタを有し、入力データを処理する複数のＩＰコアと、
    前記複数のレジスタを選択してアクティブとするアドレスデコーダと、
    前記入力データの処理に使用する前記ＩＰコアのレジスタを指定するシステムアドレス信号を前記アドレスデコーダに出力し、前記アドレスデコーダによってアクティブとされたレジスタに前記入力データの情報を書き込むＣＰＵと
    を備えるＬＳＩの製造方法において、
    各レジスタに対して、前記ＣＰＵが前記複数のレジスタを識別するためのシステムアドレスと、前記アドレスデコーダが前記複数のレジスタを識別するためのＩＰ用アドレスとを割り当てたシステムアドレスマップを生成するステップと、
    １つのシステムアドレス信号でアクティブとする複数のレジスタを含むグループを構成したレジスタグループ化情報を生成するステップと、
    前記システムアドレスマップと前記レジスタグループ化情報とを用いて、同じグループに含まれる複数のシステムアドレスと前記ＩＰ用アドレスを対応付けたアドレスデコード情報を生成するステップと、
    前記アドレスデコード情報に基づいて前記アドレスデコーダを生成するステップとを有することを特徴とするＬＳＩの製造方法。
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