JP2002528825A - ディジタル信号処理アプリケーション用分散型拡張可能集積回路ディバイスアーキテクチャ - Google Patents

Abstract

(57)【要約】 本発明に係る集積回路ディバイスアーキテクチャ及びマルティメディアデータ処理方法は、集積回路ディバイス（６０）に配設された複数の処理コア（６２）間の様々なＤＳＰ機能又はオペレーションを割当てるために拡張可能な分散型処理アーキテクチャを利用する。各処理コア（６２）は、１つ又は複数のＤＳＰオペレーションを提供する１つ又は複数のハードワイヤードデータパス（６８）を備える。更に、各処理コア（６２）は、コントローラによって実行されるローカルコンピュータプログラムを介して各ハードワイヤードデータパス（６８）のオペレーションを制御するプログラマブルコントローラ（６６）を備える。更に、処理コア（６２）はデータがコア（６２）間で伝送されることを可能にし、それによって複数のＤＳＰオペレーションがディバイスに供給されたデータによって実行されることを可能にするために通信バス（６４）を介して相互に接続される。

Description

【発明の詳細な説明】

【０００１】 発明の背景 発明の分野 本発明は、一般的には集積回路ディバイスアーキテクチャに関し、特に、ディ
ジタル信号処理アプリケーションで用いられる集積回路ディバイスアーキテクチ
ャに関する。

【０００２】 背景技術 次世代のオーディオ／ビデオ処理装置（以下、Ａ／Ｖ装置と言う）、例えば、
コンピュータ、テレビジョン受像機、直接放送衛星（ＤＢＳ）レシーバ、オーデ
ィオ／ビデオ（Ａ／Ｖ）レシーバ、ディジタルバーサタイルディスク（ＤＶＤ）
プレーヤ、ケーブルセットトップボックスのような消費者向け電子ディバイスの
機能及びオーディオ／ビデオデータの品質向上に対する消費者の要望を満足させ
るため、これらＡ／Ｖ装置の性能向上のための新規分野が開発されている。特に
、アドバンストテレビジョン受像機システム委員会（ＡＴＳＣ）のディジタルテ
レビジョン受像機仕様、ＭＰＥＧ−２ビデオ復号仕様、ドルビＡＣ３オーディオ
復号仕様等の規格によって、これらのディバイスに用いられるハードウェア回路
に要求されていた性能が著しく引き上げられた。

【０００３】 復号処理は、データストリームから情報を検索し、データを使用可能な形式に
フォーマットする処理である。復号処理は、ディジタル信号処理（ＤＳＰ）の一
形式であり、一般に、集積回路ディバイスの専用ＤＳＰ回路すなわちチップによ
って行われる。その他多数のＤＳＰ機能又はオペレーションは、例えば、Ａ／Ｖ
装置内のフィルタリング、逆多重化、閉キャプション復号、グラフィック重ね合
せ等を行う構成要素内で処理することができる。

【０００４】 かつて、Ａ／Ｖ装置で要求される様々なディジタル信号処理タスク又はオペレ
ーションを実行するために、各処理で個別ＤＳＰチップが用いられた。ＤＳＰチ
ップは、他のチップとの間でデータを伝送するためにチップ間に設けられた電気
接続部を伴い、例えばマイクロプロセッサのような主要プログラマブルコントロ
ーラと共に回路板上に取付けられる。

【０００５】 しかしながら、このような構成要素に対する性能要求が増し、チップ製造技法
が改良されるにつれて、複数のＤＳＰチップの機能を同一集積回路ディバイス上
に統合する方法を開発する必要性が生じてきた。複数の機能を同一チップ上に統
合することによって、例えば、性能の向上、設計及び製造コストの低下、構成要
素の小型化、電力消費量の低下をもたらすことができる。

【０００６】 集積回路ディバイス上に複数のＤＳＰ機能を統合させる方法として２つの主な
方法が用いられる。第１の方法は、完全なハードワイアによる方法であり、この
場合、一般に、１又は複数のハードワイアによるデータパス形式の専用回路が各
ＤＳＰ機能を実行するために用いられる。そして、様々なＤＳＰチップ間でデー
タを伝送するための追加の専用回路が開発されている。一般に、回路は特定のア
プリケーションに対して最適化されるので、ハードワイアによる方法は最も優れ
た性能を提供することができる。したがって、ハードワイア回路による方法は、
メモリ容量及び回路面積を最小限化し、所定のアプリケーションに対する回路の
処理速度を速くすることができる。

【０００７】 ここで、ハードワイアによる方法の主な欠点は、一つの特定のアプリケーショ
ンに対する最適化から起因する柔軟性の欠如である。ハードワイアによるチップ
は、一般に、一つの環境のもとで動作し、いくつかの特定の機能を実行するよう
に設計及び製造される。ハードワイアによるチップの機能の改良又は拡大には、
完全な再設計を必要とするときが多い。チップ製造のコストの大部分がその設計
に投資されるとすると、ハードワイアによる方法は比較的コストがかかる方法で
ある。更に、ハードワイアによる方法は、一般的に開発に要する機関が長く、消
費者の需要に対して迅速に対応する必要のあるメーカにとっては、この開発期間
の長さがチップ製造に悪影響を及ぼすことがある。

【０００８】 ハードワイアによる方法と異なる第２の方法は、完全にプログラム可能なコン
トローラによる（すなわちソフトウェアを基調とする）方法であり、汎用コンピ
ュータと同様に、種々異なるアプリケーションで用いられるソフトウェアを介し
てカストマイズすることができる比較的汎用的なハードウェアプラットホームを
提供することによって、多数のアプリケーションをサポートする。ソフトウェア
を基調とする多数のＤＳＰアーキテクチャは非常に長い命令語（ＶＬＩＷ）プロ
セッサを使用し、多種多様なアプリケーションに対して非常に柔軟性があり、か
つ再構成可能可能な機能を提供する。この方法によれば、単に集積回路ディバイ
スに供給されたソフトウェアを実行するだけで、任意の数の機能を実行するこの
集積回路ディバイスを使用することが可能となる。また、ハードウェアと比較し
てソフトウェアの方が容易かつ迅速な設計、また障害追及が可能なので、開発は
比較的速くかつコストも抑えることができる。

【０００９】 ただし、ソフトウェアのみを基調とする方法は多数の欠点を持つ。第１の欠点
としては、汎用のハードウェアを用いるときは、通常、多数のアプリケーション
をサポートするように作成しなければならないという歩み寄りが要求されるとい
うことである。その結果、完全なハードワイアによる方法によって最適化されて
作成された回路の多くは、ソフトウェアを基調とする設計には用いることができ
ない。従って、ソフトウェアを基調とする設計の全体的性能は、しばしば完全な
ハードワイアによる設計に比べて最適化の程度が劣ることが多い。

【００１０】 第２の欠点としては、ソフトウェアを基調とする設計は、一般に、非常に洗練
されたコンパイラ、即ち、ヒトが読取り可能なプログラムコードを機械が読取り
可能な命令に変換するためのプログラムを必要とするということである。従って
、コンパイラの開発に必要な先行投資努力及び経費に起因する全体的な開発コス
ト及び時間が増大する。

【００１１】 第３の欠点としては、ソフトウェアを基調とする設計は、種々の異なるタスク
及びスレッドのスケジューリングをサポートする比較的洗練された実時間オペレ
ーティングシステムを必要とすることである。その結果、このオペレーティング
システムを開発する努力も必要であり、開発コスト及び時間が再び増加する。更
に、複雑なマルティタスクオペレーティングシステムは、さらに多大の追加経費
（オーバヘッド）を必要とし、それによって、更に性能が限定され、メモリ必要
条件が増大する。

【００１２】 従って、開発時間、開発経費、性能、柔軟性、及びアップグレード可能性の更
に良好な回路を提供するために、ＤＳＰ回路を集積回路ディバイスに統合する仕
方に関して高度の需要が存在する。

【００１３】 発明の概要 本発明は、種々のＤＳＰ機能又はオペレーションを集積回路ディバイスに配設
された多数の処理コアの間に割当てるために拡張可能な分散型処理アーキテクチ
ャを利用する回路構成及び方法を提供することによって従来技術に関連する問題
等を解決する。各処理コアは１つ又は複数のＤＳＰオペレーションを提供するた
めの１つ又は複数のデータパスを備える。更に、各処理コアは、当該コントロー
ラによって実行されローカルコンピュータプログラムを介して各ハードワイヤー
ドデータパスのオペレーションを制御するプログラマブルコントローラを備える
。更に、処理コアは、データが処理コア間で伝送されることを可能にし、それに
よってディバイスに供給されたデータに関して複数のＤＳＰオペレーションが実
行されることを可能にするように通信バスを介して相互に接続される。

【００１４】 プログラマブルコントローラとコア内の１つ又は複数のハードワイヤードデー
タパスとの独特の組合わせにより、しばしばこの種従来型の方法と関連した多数
の付随的欠点無しに十分にハードワイヤーされた方法及びソフトウェアを基調と
する方法両方の利益が実現される。例えば、完全ハードワイヤード方法の場合に
は、各コアにおけるハードワイヤードデータパスは、最小のメモリ及び空間必要
条件及び／又は最大の性能を用いて専用機能を実行するように最適化される。更
に、この種のデータパスとプログラマブルコントローラの統合を介して、この種
のデータパスのオペレーションは、ソフトウェアを基調とする方法の場合と同様
に様々な異なるアプリケーションにおける使用に関して個別化されることが可能
である。

【００１５】 上述したアーキテクチャの重要な特徴は、当該ディバイスの全仕事負荷を共有
するアーキテクチャ化されたディバイスの各種コア内の処理回路を用いて当該ア
ーキテクチャが分散されていることである。しばしば、このようにアーキテクチ
ャを分散することによって、ソフトウェアを基調とする方法の場合のように１つ
の単一汎用中央処理装置によって提供される性能よりも優れた性能が得られる。

【００１６】 上述したアーキテクチャの他の重要な特徴は、拡張可能であることである。詳
細には、プログラマブルコントローラによって実行されるローカルコンピュータ
プログラムを介して個別化される個別処理コアは、様々な異なるアプリケーショ
ン又は能力をサポートするように様々な異なる構成に一緒に組み立て可能である
。従って、本アーキテクチャは、例えば新規設計内における既存コア実装の再使
用を介して実行する以前のハードワイヤード方法と比較すると新規ディバイスの
設計および開発を速くするために使用できる独特のフレームワークを提供する。
更に、個別コアはディバイス内へコアを組み込む以前に個別に設計及びテストす
ることが可能であることが多く、それによって新規ディバイスのそれ以降の開発
、検査、及び、テストを簡素化することができる。更に、多数のコアの間に分散
される処理能力を用いて、基本的なオペレーティングシステムコードと関連した
複雑さ及び総経費（オーバヘッド）は、中央集中化されたソフトウェアを基調と
する方法と比べると非常に減少される。同様に、コア内ローカルコンピュータプ
ログラムを生成するために用いられるコンパイラは、中央集中化されたプロセッ
サ実装のためにプログラムコードをコンパイルすることが要求されるコンパイラ
よりもはるかに複雑さが少ないことが多い。

【００１７】 従って、本発明の態様に従った集積回路ディバイス回路構成は、マルティメデ
ィアデータを処理するために提供される。本回路構成は、通信バスおよび通信バ
スを介して相互に接続される複数の処理コアを含む。各処理コアは、所定のディ
ジタル信号処理（ＤＳＰ）オペレーションを実行するように構成されたハードワ
イーヤードデータパス、及び、ハードワイーヤードデータパスに接続され、通信
バスを介して処理コアによって受け取られるデータを処理するようにハードワイ
ーヤードデータパスのオペレーションを制御するためにローカルコンピュータプ
ログラムを実行するように構成されたプログラマブルコントローラを備える。

【００１８】 本発明の他の実施例に基づいて、集積回路ディバイスにおいてマルティメディ
アデータを処理する方法が提供される。この方法は、複数のディジタル信号処理
（ＤＳＰ）タスクを通信バスを介して集積回路ディバイスに配置された複数の処
理コアに配分するステップを有し、各処理コアは所定のＤＳＰオペレーションを
実行するように構成されたハードワイヤードデータパスとインターフェースされ
たプログラマブルコントローラを備え、更に、インターフェースされたハードワ
イヤードデータパスのオペレーションを個別化するために各処理コア内プログラ
マブルコントローラ上でローカルコンピュータプログラムを実行することによっ
て処理コアへ配分されたＤＳＰタスクを同時に実行するステップを有する。

【００１９】 本発明の更に他の実施例に基づいて、マルティメディアデータを処理する集積
回路ディバイス回路構成を設計するための方法が提供される。この方法は、所要
のマルティメディア機能性を実行するために必要な複数のディジタル信号処理（
ＤＳＰ）オペレーションを選択するステップと、複数の処理コア及び処理コアに
よって受け取られたデータを処理するようにハードワイヤードデータパスのオペ
レーションを制御するためにハードワイヤードデータパスに接続され、ローカル
コンピュータプログラムを実行するように構成されたプログラマブルコントロー
ラを回路構成に組み合わせるステップとを有し、各処理コアは複数のＤＳＰオペ
レーションの少なくとも１つを実行するように構成された少なくとも１つのハー
ドワイヤードデータパスを備え、複数の処理コアを通信バスを介して相互に論理
的に接続するステップと、各処理コアにおけるプログラマブルコントローラで実
行されるローカルコンピュータプログラムを生成するステップとを有する。

【００２０】 本発明を特徴付けるこれら及びその他の利点および特徴は、本明細書に添付さ
れ更にその一部分を形成する特許請求の範囲に記載される。本発明の利点、及び
本発明を介して達成される目的を更に良好に理解するために、添付図面を参照し
ながら以下詳細に説明する。

【００２１】 発明の詳細な説明 以下、本発明を適用した具体的な実施の形態について添付図面を参照しながら
説明する。なお、実施の形態の説明及び図面の中で、同じ部品等は同じ符号で表
すものとする。ＦＩＧ．１は、本発明に係るＡ／Ｖ装置１０の具体的構成を示す
ブロック図である。Ａ／Ｖ装置１０は、ディジタルデータを処理し、オーディオ
及び／又はビデオ情報を出力する装置である。Ａ／Ｖ装置１０としては、例えば
、パーソナルコンピュータ又は他のコンピュータ、テレビジョン受像機、テレビ
ジョン受像機レシーバ、直接放送衛星（ＤＢＳ）レシーバ、Ａ／Ｖレシーバ、デ
ィジタルバーサタイルディスク（ＤＶＤ）プレーヤ又はレコーダ、ケーブルセッ
トトップボックス、ビデオカセットレコーダ（ＶＣＲ）、カムコーダがある。

【００２２】 Ａ／Ｖ装置１０は、ディジタルデータストリームをオーディオ及び／又はビデ
オ情報に変換するメディアプロセッサ１２によって制御されている。メディアプ
ロセッサ１２は、インターフェースによってランダムアクセスメモリ（以下、Ｒ
ＡＭという）１４に接続され、このＲＡＭ１４の一部を作業領域として用いる。
ＦＩＧ．１に示すように、ディジタルソースインターフェース１６には、例えば
ＤＶＤ又はＣＤ１８、ディジタルテレビジョン受像機放送局２０、直接放送衛星
２２などの１つ又は複数の外部ソースからディジタルデータストリームが供給さ
れる。デジタルソースインターフェース１６は、ディジタルデータストリームを
検索し、例えばレーザピックアップ、ＤＶＤ又はＣＤ情報用ターンテーブルなど
のメディアプロセッサ１２にディジタルデータストリームを供給するのに適した
任意の個数の電子装置及び機械装置から構成されている。

【００２３】 メディアプロセッサ１２によって処理されたデジタルデータストリームは復号
され、ビデオ及び／又はオーディオ情報として出力される。Ａ／Ｖ装置１０は、
ビデオインターフェース部２４を備え、メディアプロセッサ１２からのビデオ情
報は、このビデオインターフェース部２４を介して、例えばテレビジョン受像機
モニタ２６等の外部装置に供給される。また、Ａ／Ｖ装置１０は、オーディオイ
ンターフェース部２８を備え、メディアプロセッサ１２からのオーディオ情報は
、このオーディオインターフェース部２８を介して、例えばスピーカ３０によっ
て代表される外部装置に供給される。

【００２４】 ここで、Ａ／Ｖ装置１０は、広い意味でディジタルマルティメディア情報を処
理するための装置を表す。したがって、本発明は、本実施例に限定されるもので
はない。

【００２５】 本発明によれば、複数のディジタル信号処理（ＤＳＰ）タスクがそれぞれ独立
してタスクを実行するようになされた複数の処理コアに割り当てられる。処理コ
アは、例えばメディアプロセッサ又は他のプログラマブル集積回路ディバイスな
どの回路内に配置され、本発明に基づく他の多種多様なプログラマブルディバイ
スがこの処理コアの機能を実行することができる。

【００２６】 更に、当該技術分野においてよく知られているように、集積回路ディバイスは
、一般に、本明細書でハードウェア定義プログラムと呼ばれディバイスの回路構
成のレイアウト設計を定義する１つ又は複数のコンピュータデータファイルを用
いて設計及び作成される。プログラムは、一般に設計ツールによって作成され、
続いて、製造期間中は、半導体ウェーハに適用される回路構成を決定するレイア
ウトマスクを作成するために用いられる。一般的に、プログラムは、例えばＶＨ
ＤＬ、Ｖｅｒｉｌｏｇ、ＥＤＩＦ、等などのハードウェア定義言語（ＨＤＬ）を
用いて予め定められたフォーマットで提供される。本発明によれば、十分に機能
する集積回路ディバイス及びデータ処理システム、及びこれらディバイスを利用
する装置として実装される回路構成と関連して以下に述べることとするが、当該
技術分野の当業者は、本発明に基づいた回路構成が様々な形式のプログラムとし
て割り当てられること、また、この割り当てを実際に実行する信号伝達媒体の特
定のタイプには無関係に同様に本発明が適用されることを理解するはずである。
信号伝達媒体の例は、記録可能型媒体に限定されず、例えばディジタル及びアナ
ログ通信リンクなどの伝送型媒体の中の、例えば揮発性および不揮発性メモリデ
ィバイス、フロッピー（登録商標）ディスク、ハードディスクドライブ、ＣＤ‐ ＲＯＭ、および、ＤＶＤなどが含まれる。

【００２７】 処理コアは、このようなタスクを扱う多数の既知のＤＳＰオペレーションを実
行することができる。ＦＩＧ．２は、ディジタルテレビジョン受像機として用い
られるメディアプロセッサ４０の具体的構成を示すブロック図である。メディア
プロセッサ４０は、ディジタルテレビジョン受像機用高品質テレビジョン受像機
システムに関する委員会（ＡＴＳＣ）使用に適合するように構成されている。前
記仕様は、ＭＰＥＧ−２ ＭＰ＠ＨＬビデオデコーダ、ＡＣ３オーディオデコー
ダ、及び、あらゆるＡＴＳＣ受信機用最小構成素子としてのＤＶＤ様デマルティ
プレクサを規定する。例えばグラフィック／オンスクリーンディスプレイ（ＯＳ
Ｄ）、デコードされた画像用ハイエンドポストフィルタ等のような追加の構成素
子も利用可能である。同様に、全フォーマットデコード（ＡＦＤ）も一般にＡＴ
ＳＣ受像機によって取り扱われなければならない。

【００２８】 メディアプロセッサ４０は、このメディアプロセッサ４０のオペレーション全
体を制御する中央アプリケーションを実行する制御部４１を備える。次に、多数
のＤＳＰタスクが参照符号４２から参照符号５８が割り当てられた各部において
処理される。具体的には、ディジタル入力ストリームは、デマルティプレクス部
４２に供給される。ディジタル入力ストリームは、ビデオデコード部４４に供給
されるビデオデータストリーム、閉キャプション用デコード部４６に供給される
閉キャプション用データストリーム、ＰＳＩＰデコード部４８に供給されるプロ
グラム及びシステム情報パッケージ（ＰＳＩＰ）データストリーム、及びオーデ
ィオコード部５０に供給されるオーディオデータストリーム等の幾つかのデータ
ストリームに逆多重化される。ビデオデコード部４４は、ビデオ情報を復号し、
例えばフィルタリング及びフォーマット復号等の機能を実行する画像処理部５２
に情報を送る。あらゆる閉キャプション用情報は区部４６において復号され、グ
ラフィック重ね合せブロック５４に送られる。このグラフィック重ね合せブロッ
クは、閉キャプション用テキスト及び例えば制御部４１によって実行されるアプ
リケーションによって制御されるオンスクリーンコントロール又はディスプレイ
などのあらゆる追加情報を重ね合せる。グラフィック重ね合せ及びビデオ画像デ
ータは、混合部５６において混合され、ビデオ出力信号が生成される。更に、オ
ーディオデータはオーディオコード部５０で復号され、オーディオ効果部５８に
供給され、例えば、音響、残響、等のようなあらゆるオーディオ効果が生成され
る。次に、オーディオ効果部５８は、オーディオ信号をメディアプロセッサ４０
の外部に出力する。 ここで、多種多様な追加ＤＳＰオペレーションは、例えば、他のフィルタリン
グ、復号、画像処理、効果処理、ビット操作、ストリームパージング、及び、関
連ペレーションなどの種々異なるアプリケーションにおいて必要とされる。

【００２９】 以上のように、特定のメディアアプリケーションに必要な様々なＤＳＰオペレ
ーションを実行するために、このようなオペレーションは、様々なＤＳＰタスク
を扱うために相互に同時に演算可能な多重処理コアに割り当てられる。例えば、
ＦＩＧ．３に示すように、メディアプロセッサ回路６０は、通信バス６４を介し
て相互にインターフェース接続される複数の処理コア６２を備える。各処理コア
は、１つ又は複数のハードワイヤードデータパス（ＤＰ）６８とインターフェー
ス接続されるプログラマブルコントローラ（ＰＣ）６６を備える。更に、この様
々な処理コアをサポートするために、例えば、通信バス６４とインターフェース
接続されるメモリコントローラ７０を介して各処理コア６２はメモリサブシステ
ムにも接続される。ＦＩＧ．３に示すように、メモリサブシステムは、例えば、
内部メモリインターフェースブロック７２を介してメモリコントローラ７０とイ
ンターフェース接続される埋め込みＲＡＭ７４等の埋め込み又はボード上のメモ
リからなる。更に、外部メモリは、例えば、外部メモリインターフェースブロッ
ク７６を介してメモリコントローラ７０とインターフェース接続されるＲＡＭ７
８からなる。

【００３０】 ＦＩＧ．３に示す構成は、所要のＤＳＰタスクを扱うための分散拡張処理（Ｄ
ＸＰ）アーキテクチャを定義する。特定タスクの扱いに際して各処理コアの性能
を最大限にするために、各処理コア６２と関連付けられたデータパスはハードワ
イヤされ、特定のＤＳＰ演算の扱いに関して最適化される。ただし、メディアプ
ロセッサ回路構成設計を簡素化するため、また、コードの再使用を容易にする目
的で、各ハードワイヤードデータパスを制御し、各処理コア６２間インターフェ
ースを提供し、特定のタスクを扱うために各データパスをカストマイズするため
にプログラマブルコントローラが用いられる。各処理コア６２におけるデータパ
スとプログラマブルコントローラ間で割当てられた機能の程度は、性能と様々な
異なるアプリケーションに関する拡張性を平衡させるための必要に応じて、各処
理コアによって変化し得る。

【００３１】 例えば、ＦＩＧ．３に示すように、様々な異なる処理コア６２は、ビットスト
リームインターフェース部８０、ビデオインターフェース部８２、及びオーディ
オインターフェース部８４とインターフェース接続される。他の処理コアは、一
切の外部インターフェースに接続されていないこともあり得る。更に、他の処理
コアは、例えば制御パネル／ディスプレイのような他の外部構成要素とインター
フェース接続されることもあり得る。

【００３２】 ＦＩＧ．３に示す実施形態において、通信バス６４は、例えばメッセージ通過
プロトコルを介してコア間ならびに個別コアとメモリサブシステムの間の交信を
サポートするパケットを基調とするバスプロトコルを用いて実現される。他の通
信バス実装も代替利用可能であるが、メッセージ送信プロトコルの一利点は、所
与のコア内の任意の内部キャッシュが他のコア内においてキャッシュされた情報
と同期させられる必要がないので、種々の処理コアの間でキャッシュコヒーレン
スが容易なことである。

【００３３】 ＦＩＧ．４は、本発明に係るメディアプロセッサの他の実施例であるメディア
プロセッサ回路１００の具体的な構成を示すブロック図である。ＦＩＧ．４に示
すように、メディアプロセッサ回路１００は、通信バス１０４を介してメモリサ
ブシステム１０５に接続される複数の処理コア１０２を備える。各処理コア１０
２は１つ又は複数のハードワイヤードデータパス１０８に接続されるプログラマ
ブルコントローラ１０６を備える。プログラマブルコントローラ１０６及びハー
ドワイヤードデータパス１０８は、ローカルバス（分離データ及びアドレスバス
１１０、１１２を含む）を介して相互に接続されている。例えば、他のコアへの
メッセージ及びメモリ読み書き要求のような他のコアからの出力データは、バス
１１４を介して供給される。

【００３４】 上述したように、処理コア１０２は、メモリ及び種々コア間へのデータＩ／Ｏ
用バス１０４に接続されている。本発明によれば、いくつかのバスアーキテクチ
ャが使用可能である。

【００３５】 一例として、ディジタルテレビジョン受像機（ＤＴＶ）アプリケーションの場
合、詳細な分析によれば、一般的なメモリ帯域幅必要条件は約６００ＭＢ／ｓｅ
ｃから約１２００ＭＢ／ｓｅｃまでの間であることが予測できる。このような高
い外部メモリ必要条件をサポートするためには、約９００ＭＢ／ｓｅｃから１８
００ＭＢ／ｓｅｃまでの内部バス帯域幅が必要とされることが考えられる。更に
、一般的に、メモリ帯域幅の約２５％がＷＲＩＴＥオペレーションによって、ま
た、７５％がＲＥＡＤオペレーションによって占有されることが実証されている
。また、ＤＴＶ用の種々のアプリケーションに関するＲＥＡＤ帯域幅は、ランダ
ム（この場合、アクセスパターンは、例えばキャッシュミス、運動補償等のよう
に、断定的でない）とは対照的に断定的に分類できる（この場合、アクセスパタ
ーンは既知のものであり、また画一的である）。全システム帯域幅に対する断定
的ＲＥＡＤ帯域幅とランダムＲＥＡＤ帯域幅の配分は一般に、それぞれ約４０％
と３５％であることが判明している。 ＤＴＶと関連した様々なタイプの帯域幅の配分の仕方の一例をＦＩＧ．４に示
す。ここで、３つの個別バス、即ちメモリ書込み（ＭＷＲ）バス１１６、メモリ
読取り（ＭＲＤ）バス１１８及び直接メモリアクセス（ＤＭＡ）バス１２０は、
コアとメモリの間のデータ通信を行う。ＭＷＲバス１１６は、コアからメモリサ
ブシステムへアドレス及びデータパケット及びＲＥＡＤ要求に関するアドレスパ
ケットを運ぶ。

【００３６】 ＦＩＧ．４において、ＭＷＲバス１１６はデイジーチェーン式であり、各種処
理コア１０２は、各コア１０２内に配置されたＭＷＲインターフェース部１２４
を介してメモリコントローラ１２２に接続され、ＭＷＲバスコントローラ部１２
６によって制御される。このアーキテクチャは、ＭＷＲバスが複数のマスター／
ドライバを持つということで望ましいアーキテクチャあり、従って、バスにおけ
る各ノード間で接続されている接続線を比較的短い状態に保つことができるとす
れば、更に多くの融通性がサポートされる。様々な設計において、バスタイミン
グの必要条件を満足するためには更に気をつけなければならないが、ＭＷＲバス
１１６の代わりにマルティドロップバスを用いても良い。

【００３７】 また、ＭＲＤバス１１８もメモリコントローラ１２２に接続され、ランダムＲ
ＥＡＤデータは、メモリコントローラからＭＲＤインターフェース部１２８を介
して各コア１０２に供給される。ＤＭＡバス１２０は、メモリコントローラ１２
２の制御のもとに、ＤＭＡコントローラ１３２から断定的ＲＥＡＤ帯域幅を伝送
する。各処理コア１０２は、ＤＭＡインターフェース部１３０を介してＤＭＡデ
ータを受け取る。この実装においては、一般に、メモリサブシステムからコアへ
の一方向データフローに基づいて、ただ１つのドライバ／マスタが必要とされる
ことを条件として、バス１１８及び１２０はマルティドロップバスとして実現さ
れる。更に、タイミングは大きな問題でないので、比較的複雑な設計における異
なるコアの過度に長い結線は、中間反復ラッチを用いて性能には殆ど影響を及ぼ
すことなく分割可能である。

【００３８】 データを各処理コア１０２に送り返す際にＭＲＤバスとＤＭＡバスのどちらの
バスを用いるかという選択は、例えば、各処理コア１０２におけるローカルコン
ピュータプログラムのプログラマによって行うことができる。例えば、個別の命
令は、特定のバスを介して送り返されるべき情報を要求するために、各処理コア
１０２においてプログラマブルコントローラで設定された命令で定義される。こ
の方法において、プログラマは、ソフトウェアシミュレーションによって帯域幅
を最適化することができ、更に、結果としての設計を「微調整」することができ
る。

【００３９】 メモリコントローラ１２２は、デュアルポート１３４、１３６を介して外部メ
モリとインターフェースで接続されている。更に、例えば埋め込みＲＡＭ１４０
のような内部メモリは内部ＲＡＭインターフェース部１３８を介してメモリコン
トローラ１２２と接続されている。ＤＭＡコントローラ１３２は、ＤＭＡバスに
おける待ち時間を最小限にし、外部メモリ帯域幅を良好に利用するために、統一
ストリームキャッシュ１４２を使用する。各処理コア１０２における容易なアド
レス復号および放送機能を可能にするためにＤＭＡ及びＭＲＤバスは同一アドレ
ス／データパケットフォーマットに従う。

【００４０】 また、ＤＭＡ要求がメモリの１つの連続区部を対象とすることが高度に有り得
るものと仮定すれば、ＤＭＡコントローラはＤＭＡ要求に応答して追加データを
ストリームキャッシュ内へ先取りするように構成可能である。処理コアとＤＭＡ
コントローラ間のインターフェース接続を容易にする目的で、ＭＷＲバスを介し
てメモリ要求を再度送る必要なしに、コアがＤＭＡバスを介して別の連続したデ
ータ区部の検索を開始することを可能にするために各コアからＤＭＡコントロー
ラまでの個別要求線を利用することも望ましい。ここで、ストリームキャッシュ
１４２は、統一キャッシュとして示されているが、ストリームキャッシュは、１
つ又は複数の専用チャネルを各コアに提供するように個別隔壁を実現することが
可能である。

【００４１】 本発明に係る代替メモリサブシステムをＦＩＧ．５の１０５’に示す。ＦＩＧ
．５に示すように、メモリインターフェースコントローラ１４４は、ＭＷＲバス
を介してメモリ要求のパケットを受け取る要求待行列を有し、メモリ及びメモリ
サブシステムの入力／出力（Ｉ／Ｏ）隔壁の間にパケットを適宜配分する。この
実装において、メモリマップされたバスバスアーキテクチャが用いられ、従って
、種々異なるコア及びメモリは、共通アドレス空間において割り当てられた種々
の異なるレンジである。例えばチャネルを基調とするアーキテクチャ等の他のバ
スアーキテクチャは代替使用可能である。

【００４２】 メモリ隔壁に関するパケットは、それぞれのメモリ要求パケットを内部、及び
／又は、外部ＤＲＡＭメモリ（図示せず）を備えたメモリインターフェースを扱
う個別のＤＲＡＭ状態機械１５０、１５１に送る２つの先入れ先出し方式（ＦＩ
ＦＯ）部１４８、１４９の１つに送られる。各状態機械１５０、１５１はメモリ
データをストリームキャッシュ１５２又は出力待行列１５４のいずれかに出力し
、処理コア１０２に、それぞれ断定的及びランダム読取りデータを出力するため
にそれぞれＤＭＡ及びＭＲＤバスに接続される。

【００４３】 Ｉ／Ｏ隔壁に関するパケットは、コアからコアへのオペレーションを扱うため
のソフトウェア待行列１５７及びハードウェア待行列１５８を有するＩ／Ｏコン
トローラ１５６に送られる。また、デバッグポート１５９は、メディアプロセッ
サのオペレーションをテストする目的でデバッグ機能性を扱うための個別外部ビ
デオポートを提供する。

【００４４】 処理コアから処理コアへのオペレーションは、要求パケットをソフトウェア待
行列１５７と関連したメモリ空間に送る要求するコアによって扱われ、その結果
としてソフトウェア待行列は宛先処理コアのアドレスを指示するＭＲＤバスへ当
該要求を出力し送り返す。他のバスアーキテクチャを用いると、ピアからピアへ
のプロトコルは、メモリサブシステムを介して要求を送る必要なしに任意の２つ
のコアの間の直接通信を可能にするために代替使用可能である。

【００４５】 本発明によれば、様々なバス幅及びプロトコルを用いることができる。ＦＩＧ
．６は、処理コア１０２をＭＷＲバス１１６、ＭＲＤバス１１８及びＤＭＡバス
１２０に接続したときのバスフラグビット割当てを示すブロック図である。各バ
ス１１６、１１８及び１２０は、データの用の６４ビット及びフラグ情報の用の
２ビットから構成される。メモリ要求及び読取り要求からの帰着データは、サイ
ズが変化する１ビットワードから６４ビットワードのバスパケットとして伝送さ
れる。一般的に、任意のパケットの第１ワードはアドレスヘッダであり、バスの
発信元ノード及び宛て先ノードの両ノードを指定する。読取りパケットは、一般
的に、単一ワードから成る読取りアドレスヘッダである。書込みパケットは、一
般的に、単一ワードから成る書込みアドレスヘッダ（宛て先ＩＤ、第１データワ
ードのアドレス等を含む）であり、この後に１から８又はそれ以上のデータワー
ドが続く。当該技術分野における当業者であれば容易に理解することができるが
、異なるノード間でのデータ転送を調整するために、利用可能な任意の数のパケ
ットヘッダフォーマットを用いることができる。

【００４６】 様々な状態／制御情報は、バスパケットの復号を簡素化するために各コアによ
ってサポートされる。バスフラグビット割当ての一例を表Ｉに示す。

【００４７】

【表１】

【００４８】 表Ｉに示すバスフラグビット割当てに示すように、読取りオペレーション（Ｍ
ＷＲバス上においてのみ有効）は、一般的に、読取りアドレスヘッダの伝送の間
はＲＥＡＤ＿ＡＤＤＲフラグがフラグビットに設定されることが分かる。また、
書込みオペレーション（全てのバスに関して有効）は、一般的に、書込みアドレ
スヘッダの伝送の間は１サイクル期間だけＷＲＩＴＥ＿ＡＤＤＲフラグが設定さ
れ、続いて、当該パケットの残りの部分として供給される全ての書込みデータワ
ードの伝送期間に亘ってＷＲＩＴＥ＿ＤＡＴＡフラグが設定される。

【００４９】 パケットは、間隙をあけることなくＭＲＤバス及びＤＭＡバスを介して転送さ
れる。また、パケットは、コントローラ要求待行列が満たされていない限り、間
隙をあけることなくＭＷＲバスを介してメモリインターフェースコントローラに
転送されてくる。したがって、コントローラ要求待行列がいっぱいになったとき
、メモリコントローラは、ＭＷＲバスコントローラにＭＷＲバスを介して周期的
に送られてくるパッケットの転送を停止するように指示しなければならない。

【００５０】 ＦＩＧ．６の構成において、ＭＷＲバスコントローラ１２６は、２つの異なる
ラウンドロビンアービトレイタのうち、一方を単一ワードパケット要求のみに、
もう一方を複数ワードパケット要求に維持する。少なくとも１つの複数ワードパ
ケット要求が単一ワードパケット要求の間で認可されることなしに１つの単一コ
アが認可された２つの単一ワードパケット要求であり得ない場合を除き、単一ワ
ードパケット要求は全ての複数ワードパケット要求よりも優先される。この特定
のアービトレーションプロトコルによれば、ＭＷＲバス帯域幅を比較的均等に配
分することができ、また、上限を多重ワードパケット要求の待時間に置くことが
できる。

【００５１】 各処理コア１０２は、一般的に、ＭＷＲバスインターフェース部１６０を介し
てＭＷＲバス１１６に接続される。ＦＩＧ．６に示すように、ＭＷＲバス１１６
はデイジーチェーン式であり、ＭＷＲバスインターフェース部１６０は、発信元
ノードからフラグおよびデータビット（ＭＷＲ＿ｆｌａｇｓ＿ｉｎ及びＭＷＲ＿
ｄａｔａ＿ｉｎ）を受け取り、宛て先ノードへフラグ及びデータビット（ＭＷＲ
＿ｆｌａｇｓ＿ｏｕｔ及びＭＷＲ＿ｄａｔａ＿ｏｕｔ）を送る。ＭＷＲバスコン
トローラ１２６は、各バスインターフェース部から、バス全体の制御が要求され
ることを指示するｂｕｓ＿ｒｅｑｕｅｓｔ信号を受け取る。更に、当該ノードに
関する出力要求が１つの単一ワードパケットであるかどうかを指示するために１
つのバス単一信号が供給される。コントローラ１２６は、当該ノードがバスを介
して認可された制御であるときはいつでも、上述のアービトレーション規則に基
づいて、ｂｕｓ＿ｇｒａｎｔ信号をインターフェース部１６０へ送り返す。

【００５２】 処理コア１０２とそれぞれのバスインターフェース１６０の間のインターフェ
ースは、４つの制御信号によって、ＭＷＲバスによる伝送のための出力データ及
びフラグビットと共に同時に行われる。更に、ＦＩＧ．６に示すように、要求待
行列１２４ａは、ＭＷＲバスを介する伝送のための要求パケットを記憶するため
にＭＷＲインターフェース部１２４に送られる。待行列１２４ａは、データ用の
６４ビット、フラグ用の２ビット、単一及び最終を示す２つの追加ビットをサポ
ートするため６８ビットの幅を有する。単一ビットは、出力パケットの長さが１
ワードである場合及び複数ワードパケットの長さを示すために最終ビットが用い
られる場合を表示する。例えば、最終ビットは、下記の表ＩＩに従って多重ワー
ドパケットの長さを表示するために用いられる。

【００５３】

【表２】

【００５４】 ＭＷＲインターフェース部１２４は、ｕｎｉｔ＿ＭＷＲ＿ｄａｔａ及びｕｎｉ
ｔ＿ＭＷＲ＿ｆａｇｓで表される各パケットに関するデータ及びフラグビットを
パスすることによって要求パケットを出力する。更に、ｕｎｉｔ＿ｄａｔａ＿ｓ
ｉｎｇｌｅおよびｕｎｉｔ＿ｄａｔａ＿ｌａｓｔで表されるように、各パケット
に関して単一及び最終の信号が出力される。インターフェース１２４とインター
フェース１６０の間のアービトレーションは、１対の信号ｕｎｉｔ＿ｄａｔａ＿
ｕｎｌｏａｄ及びｕｎｉｔ＿ｄａｔａ＿ｖａｌｉｄによって実行される。

【００５５】 アービトレーションは、以下のようにして実行される。待行列１２４ａ内のパ
ケットが利用可能である場合、インターフェース１２４は、パケットの第１ワー
ドをｕｎｉｔ＿ＭＷＲ＿ｄａｔａに置き、当該パケットに適するようにｕｎｉｔ
＿ＭＷＲ＿ｆｌａｇｓ、ｕｎｉｔ＿ｄａｔａ＿ｌａｓｔ、及び、ｕｎｉｔ＿ｄａ
ｔａ＿ｓｉｎｇｌｅをアサートする。更に、ｕｎｉｔ＿ｄａｔａ＿ｖａｌｉｄは
、有効なパケットワードが前述のバスラインにアサートされているインターフェ
ース１６０を示すようにアサートされる。インターフェース１６０がＭＷＲバス
を介して認可された制御である場合、パケットワードが読み取られ、現行パケッ
トワードの読取りが完了したこと、また、その次のワードおよび対応する制御信
号呈示可能であることを示すためにｕｎｉｔ＿ｄａｔａ＿ｕｎｌｏａｄがインタ
ーフェース１２４にアサートし返される。一旦、待行列１２４ａが空き状態にな
れば、ｕｎｉｔ＿ｄａｔａ＿ｖａｌｉｄがアサートされ、この時点において処理
コア１０２から伝送される必要のある追加情報は無いことをインターフェース１
６０に示す。次に、バスによる制御がインターフェース１６０によってリリース
される。

【００５６】 ここで、以上詳細に説明してきたインターフェースを実行するための状態機械
回路は、通常、当業者の技術範囲で実行かのうである。更に、ここに記載したバ
スアーキテクチャは、複数の処理コア間の相互のインターフェース及び共用メモ
リとのインターフェースを実行するための一実施例に過ぎない。同様に、他のバ
スアーキテクチャに関しても代替使用ができる。

【００５７】 ＦＩＧ．７は、双対プロセッサ型インターフェースを用いて、プログラマブル
コントローラ及び各処理コア内の様々なデータパスのインターフェースを同時に
行うときの適当な方法を示す。ここで、処理コア１６２は、ローカルデータバス
１６６及びローカルアドレスバス１６８を介して複数のデータパス１・・・デー
タパスｎ１６５に接続されるプログラマブルコントローラ（ＰＣ）１６４を備え
る。ＰＣ１６４からローカルデータバス１６６を介して供給されるデータは入力
レジスタ１７０に供給され、データバス１７２を介して各データパス１６５へ送
られる。同様に、プログラマブルコントローラをデータパスとインターフェース
する必要に応じて、入力レジスタ１７０内のデータも状態情報を記憶するローカ
ル記憶空間を提供する１組のユニットレジスタ１７４に送られる。データパス１
６５及びレジスタ１７４による制御は、ローカルアドレスバス１６８を介して供
給されるアドレス及び制御情報を復号する読み／書き（Ｒ／Ｗ）制御部１７５に
よって行われる。一般的に、各データパス１６５及びレジスタ１７４はローカル
アドレス空間内の１つ又は複数のアドレスに割当てられており、ローカルアドレ
スバス１６８を介して該当するデータパス／レジスタのアドレスを供給すること
だけによって、プログラマブルコントローラ１６４が各データパスに対して制御
可能にデータを書込み及び／又は読取りを行うことを可能にする。

【００５８】 各データパス１６５はメモリ出力レジスタ１７６に出力し、各レジスタは読み
／書き（Ｒ／Ｗ）制御部１７５によって制御されるマルティプレクサ１７７に出
力する。レジスタ１７４、１７６のいずれかに記憶されたデータが読み／書き（
Ｒ／Ｗ）制御部１７５の制御のもとに出力レジスタ１７８へ出力されるように、
１組のレジスタ１７４も同様にマルティプレクサ１７７に出力する。同様に、読
み／書き（Ｒ／Ｗ）制御部１７５のもとで制御される３状態ドライバ１７９は、
出力レジスタ１７８の内容をＰＣ１６４へ送り返すためにローカルデータバス１
６６へ選択的に出力する。

【００５９】 プログラマブルコントローラを用いて各データパスを制御するために、当該コ
ントローラの命令集合内のうちの特定の命令を実行することが望ましい。例えば
、ローカルアドレス空間内の様々な異なるアドレスが割当てられた様々なレジス
タ及びデータパスを用いて、レジスタ及びデータパス読み（又は、ロード）及び
書き（又は、記憶）命令を実行することが望ましい。レジスタ及びデータパスと
共にデータ転送を行う個別の命令を用いることも望ましい。更に、例えば、直接
的および間接的な多重アドレスモードも様々な異なる命令を用いてサポートする
ことができる。具体的なな一実施例として、例えば、書込みレジスタ直接命令、
書込みレジスタ間接命令、読取りレジスタ直接命令、読取りレジスタ間接命令、
書込みメモリ（データパス）直接命令、書込みメモリ（データパス）間接命令、
読取りメモリ（データパス）直接命令、及び、読取りメモリ（データパス）間接
命令を含む８種類の命令を用いたインターフェースを実行することができる。多
種多様な命令フォーマットを用いることができ、どのフォーマットが用いられる
かは一般にプログラマブルコントローラの特定アーキテクチャによって決定され
る。

【００６０】 幾つかのプロセッサアーキテクチャを各プログラマブルコントローラで用いる
ことができる。例えば、ＦＩＧ．７に示すように、各プログラマブルコントロー
ラは、条件付実行、ビット操作命令及び算術／論理命令を強化した軽量ＲＩＳＣ
プロセッサである。各コントローラは、キャッシュロッキングを備えた２方向設
定連想型キャッシュを用いる。各コントローラのキャッシュサイズは、各処理コ
アの機能によって決定される。各処理コアにおいて、プログラマブルコントロー
ラは、ベクトルコマンド、構成情報等を送ることによって、ローカル制御バスを
介したハードワイヤードデータパスの制御を実行することができる。

【００６１】 各プログラマブルコントローラの範囲が比較的限定され、また、アーキテクチ
ャが分散性を有している場合には、各コントローラ及びこれらコントローラによ
って実行されるオペレーティングシステムの複雑さは、中央に集中された汎用コ
ントローラアーキテクチャと比較して、実質的に簡素化されるものと考えられる
。具体的には、各プログラマブルコントローラ用に、約１５，０００ゲート未満
の軽量コントローラを用いることができると予想される。

【００６２】 ＦＩＧ．８に示すように、幾つかのソフトウェア構成要素は、各処理コアに関
する処理タスクを実行するために各プログラマブルコントローラによって制御さ
れる。これらの構成要素は、プログラマブルコントローラ１８０で実行される。

【００６３】 高水準プログラム言語を迅速なアプリケーション開発に簡単に用いるために、
専用オペレーティングシステム／カーネル１８２は、内部コアデータパス（デー
タパス制御素子１８４によって図示される）を制御するための、また、処理コア
内および処理コアからメモリへの通信（メッセージハンドラ素子１８６によって
示される）を扱うためのシステムプログラムコードを提供する。図に示す実施形
態におけるオペレーティングシステム／カーネル１８２は、本来マルティタスキ
ングであり、他のあらゆる既存オペレーティングシステムの変更及び適切な技法
を実行することができる。データパス制御素子１８４は、ローカルバスインター
フェース素子１８８によって代表されるように、ローカルバスをドライブする低
水準インターフェースルーティンに準拠する。更に、低水準ルーティンは、メッ
セージハンドラ素子１８６によって利用される内部コアバスインターフェース素
子１９０内に提供される。

【００６４】 この１組のシステムコードを介して、各プログラマブルコントローラによって
実行されたローカルコンピュータプログラムを表す１つ又は複数のデータパス制
御アプリケーション１９２が実行される。各データパス制御アプリケーション用
に用いられる正確な言語及び命令の集合は、各アプリケーションが実行する基本
的なオペレーティングシステムによって変化する。

【００６５】 特注プログラムコードは、各プログラマブルコントローラで実行可能であるが
、低レベルサポートサービスにおけるオペレーティングシステム／カーネルを介
して１組の総称システムコードを利用することによって、設計、開発、検査及び
テストを非常に簡単に行うことができることが分かる。

【００６６】 ＦＩＧ．９は、本発明に係るメディアプロセッサの他の具体的な構成を示すブ
ロック図である。メディアプロセッサ回路３００において、通信バス３０２は、
メモリコントローラ３０６の制御のもとでグローバルスイッチ３０４を介して制
御される。このグローバルスイッチ３０４は、サブスイッチ３０８を介して通信
バスとインターフェースで接続された内部ＣＰＵ３１８の制御のもとで複数のサ
ブスイッチ３０８、３１０、３１２、３１４及び３１６と共に動作する。内部Ｃ
ＰＵ３１８は、ＤＳＰタスクを処理用各種サブユニットに引き渡すスケジューリ
ングプロセッサとして動作し、また、グローバルスイッチ３０４を介して適切な
サブユニットへ流れる情報の流れを制御する。グローバルスイッチ３０４は、通
信バスに接続された任意の２つの素子に直接接続するように動作する。また、こ
の他の実施例において、複数のソースと複数の宛先の間で情報を同時に伝送する
並列転送能力を有することが望ましい。

【００６７】 様々な素子は、メディアプロセッサ３００に必要な各種入力／出力インターフ
ェースをサポートするように通信バス３０２に接続されている。例えば、シリア
ル入力／出力インターフェース３２０は、ＩＲデコード、キーボード入力／デコ
ード及び／又はあらゆる他の汎用Ｉ／Ｏ機能性を提供するために、サブスイッチ
３０８を介して通信インターフェースに接続される。更に、サブスイッチ３０８
に接続された内部ディバイス制御（１２Ｃ）インターフェース３２２は、例えば
制御パネル／ディスプレイ等のメディアプロセッサを用いて制御することが望ま
しい任意の素子とインターフェースで接続される。メディアプロセッサへのデジ
タルデータストリーム入力は、デマルティプレックサデータパス３２８とインタ
ーフェースで接続されたプログラマブルコントローラ３２６を含むサブスイッチ
３１０に接続されたデマルティプレクス処理コア３２４によって扱われる。更に
、外部並列インターフェース３３０がサブスイッチ３１０と並列に接続されてい
る。

【００６８】 プロセッサへ供給されるディジタル情報入力を復号するために、複数のデコー
ダ処理コア３３２がサブスイッチ３１２を介してバス３０２に接続されている。
各デコーダ処理コア３３２は、デコードパイプラインデータパス３３６とインタ
ーフェースで接続されたプログラマブルコントローラ３３４を備える。ここで、
各種処理コアの拡張可能性及びプログラム可能性に起因して、各処理コア３３２
は同じハードウェアを用いて構成されることが可能であるが、様々な異なるデコ
ード機能性を提供するために様々な異なるローカルコンピュータプログラムを実
行することが可能である。また、プロセッサにとって利用可能な機能を拡大する
か又は制限するために少数又は更に多数の処理コア３３２が設置可能である。

【００６９】 サブスイッチ３１４は、通信バスと内部マクロブロック行メモリ３３８をイン
ターフェースで接続する。外部メモリとのインターフェースもメモリコントロー
ラ３０６とインターフェースで接続されるインターフェース部３４０を介して提
供される。

【００７０】 サブスイッチ３１６は、通信バスを複数のフィルタ処理コア３４２にインター
フェースで接続し、前記処理コアのそれぞれはフィルタパイプラインデータパス
３４６とインターフェースされるプログラマブルコントローラ３４４を備える。
デコード処理コアと同様に、各フィルタ処理コアは、同じハードウェアを有する
が、例えば垂直又は水平デシメーションあるいは補間のような様々な異なるフィ
ルタリング操作を行うように各コアを個別化するためにローカルソフトウェアを
個別化する。

【００７１】 グラフィック重ね合せ情報は、グラフィックデータパス３５２とインタフェー
スで接続されるプログラマブルコントローラ３５０を備えるグラフィック処理コ
ア３４８によって扱われる。処理コア３４２及び３４８のそれぞれの出力はブレ
ンダー３５４に供給され、ビデオ情報はメディアプロセッサから出力される。更
に、オーディオＤＳＰ部３５６によって示されるように、オーディオデータは、
例えばその他の中から、とりわけ、ＡＣ３フォーマットにおいて、複号及び出力
が可能である。ここで、音響的情況においてメディアプロセッサにおける全ての
機能を実行するために、プログラマブル処理コアを利用することは必ずしも望ま
しいとは限らない。具体的には、オーディオＤＳＰ部３５６はハードワイヤード
実装として示され、プログラマブル処理コアを非プログラマブルコアと組み合わ
せる概念が示されている。

【００７２】 上述したようなアーキテクチャを構成することによって、集積回路ディバイス
回路を設計する独特かつ簡素化された方法も提供される。特に、アーキテクチャ
は、様々な異なるアプリケーションに関して様々な回路構成を指示するために利
用することができる。このことを実行するためには、設計者は先ず、当該回路構
成の所要機能性を実現するために必要な各種ディジタル信号処理オペレーション
を選択し、次に、必要個数のハードワイヤードデータパス及び総称プログラマブ
ルコントローラを含む様々な処理コア構成に組み立てる。次に、デザイナは、通
信バスを介して処理コアを相互に接続する。次に、各処理コアは、各処理コアに
おけるプログラマブルコントローラで実行するローカルコンピュータプログラム
を作成することによってその専用ＤＳＰオペレーションを実行するように個別化
される。

【００７３】 このアーキテクチャにより、必要に応じて、単に追加処理コアを加えることに
よって所与の設計の機能を拡張することが比較的簡単にできる。更に、定義済み
処理コアは独立して開発および検査され、後のアプリケーションに再使用可能で
あるのでコードの再使用が容易に行われる。

【００７４】 以上詳細に本発明について説明してきたが、本発明は、上述した実施例に限定
されるものではない。すなわち、本発明は、本発明の趣旨及び特許請求の範囲か
ら逸脱しない範囲で、具体例に示された実施形態に種々の変更を施すことが可能
である。

【図面の簡単な説明】

【図１】 ＦＩＧ．１は、本発明に係るオーディオ／ビデオ装置の具体的構成を示すブロ
ック図である。

【図２】 ＦＩＧ．２は、アドンスドテレビジョン受像機システム委員会（ＡＴＳＣ）レ
シーバの実装に際し本発明に係るメディアプロセッサによって実行される主要Ｄ
ＳＰオペレーションの具体的構成を示すブロック図である。

【図３】 ＦＩＧ．３は、ＦＩＧ．１のオーディオ／ビデオ装置に実装されたメディアプ
ロセッサの具体的構成を示すブロック図である。

【図４】 ＦＩＧ．４は、ＦＩＧ．１のオーディオ／ビデオ装置に実装されたメディアプ
ロセッサの他の具体的構成を示すブロック図である。

【図５】 ＦＩＧ．５は、ＦＩＧ．４で用いられるメモリコントローラの代わりに用いら
れる代替メモリコントローラの具体的構成を示すブロック図である。

【図６】 ＦＩＧ．６は、ＦＩＧ．４のメディアプロセッサに実装されたバスアーキテク
チャの具体的構成を示すブロック図である。

【図７】 ＦＩＧ．７は、ＦＩＧ．４のメディアプロセッサにおけるプログラマブルコン
トローラ及びデータパス間のインターフェースの具体的構成を示すブロック図で
ある。

【図８】 ＦＩＧ．８は、ＦＩＧ．４のメディアプロセッサにおける各処理コア内プログ
ラマブルコントローラによって実行されるソフトウェア素子の具体的構成を示す
ブロック図である。

【図９】 ＦＩＧ．９は、ＦＩＧ．１のオーディオ／ビデオ装置に実装されたメディアプ
ロセッサの他の具体的構成を示すブロック図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ， ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，Ｓ Ｌ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 タン、ワイ、ケイ アメリカ合衆国 カリフォルニア州 95132 サン ホセ ハメット コート 1152 Ｆターム(参考） 5B045 AA00 BB12 BB15 BB28 GG06 GG09 GG12 KK08 5B057 AA20 CH02 CH14 CH16 5C021 PA71 PA83 5C025 BA18 BA30 DA01 DA04 DA05 DA06 DA07 DA08

Claims (40)

【特許請求の範囲】
1. 【請求項１】 マルティメディアデータを処理する集積回路ディバイスアー
   キテクチャにおいて、 （ａ）通信バスと、 （ｂ）前記通信バスを介して相互に接続された複数の処理コアとを有し、各
   処理コアは、 （１）所定のディジタル信号処理（ＤＳＰ）オペレーションを実行する
   ように構成されたハードワイヤードデータパスと、 （２）ハードワイヤードデータパスに接続されたプログラマブルコント
   ローラとを備え、 前記通信バスを介して前記処理コアによって受け取られたデータを処理するハ
   ードワイヤードデータパスの前記オペレーションを制御するためにローカルコン
   ピュータプログラムを実行するように前記プログラマブルコントローラが構成さ
   れることを特徴とする集積回路ディバイスアーキテクチャ。
2. 【請求項２】 前記バスが複数の前記処理コアの中間に接続されるグローバ
   ルスイッチを備え、前記回路構成が更に前記グローバルスイッチに接続され、か
   つ、処理コアの間の直接通信を可能にするように前記複数の処理コアの少なくと
   も２つを相互に選択的に接続するように構成されたスケジューリングプロセッサ
   を備えることを特徴とする請求項１に記載の集積回路ディバイスアーキテクチャ
   。
3. 【請求項３】 前記通信バスがパケット基調バスプロトコルを介して動作す
   ることを特徴とする請求項１に記載の集積回路ディバイスアーキテクチャ。
4. 【請求項４】 更に、前記通信バスに接続され、かつ、複数の前記処理コア
   と共用メモリの間でデータを伝送するように構成されたメモリインターフェース
   を備えることを特徴とする請求項３に記載の集積回路ディバイスアーキテクチャ
   。
5. 【請求項５】 前記通信バスが第１及び第２バスを備え、前記第１バスが複
   数の前記処理コアの１つから前記メモリインターフェースへパケットを伝送する
   ように構成され、前記第２バスが前記メモリインターフェースから複数の前記処
   理コアへパケットを伝送するように構成されていることを特徴とする請求項４に
   記載の集積回路ディバイスアーキテクチャ。
6. 【請求項６】 前記第２バスが前記メモリインターフェースから複数の前記
   処理コアへランダムアクセス読取りデータパケットを伝送するように構成され、
   前記回路構成が更に前記メモリインターフェースから複数の前記処理コアへ断定
   的読取りデータパケットを伝送するように構成された第３バスを備えることを特
   徴とする請求項５に記載の集積回路ディバイスアーキテクチャ。
7. 【請求項７】 前記メモリインターフェースが更に前記第３バスに接続され
   たＤＭＡコントローラを備えることを特徴とする請求項６に記載の集積回路ディ
   バイスアーキテクチャ。
8. 【請求項８】 各処理コアが更に前記処理コアを第１と第２と第３バスとイ
   ンターフェースで接続されるようにそれぞれ構成された第１と第２と第３バスイ
   ンターフェースを備えることを特徴とする請求項６に記載の集積回路ディバイス
   アーキテクチャ。
9. 【請求項９】 前記第１バスが複数の前記処理コアから前記メモリインター
   フェースへ読取り及び書込みパケットを伝送するように構成され、各読取りパケ
   ットがアドレスワードを有し、各書込みパケットがアドレスワード及び少なくと
   も１つのデータワードを備えることを特徴とする請求項５に記載の集積回路ディ
   バイスアーキテクチャ。
10. 【請求項１０】 前記第２バスが前記メモリインターフェースから複数の前
    記処理コアへ書込みパケットを伝送するように構成され、各書込みパケットがア
    ドレスワード及び少なくとも１つのデータワードを備えることを特徴とする請求
    項５に記載の集積回路ディバイスアーキテクチャ。
11. 【請求項１１】 前記第１バスがデイジーチェーン式であることを特徴とす
    る請求項５に記載の集積回路ディバイスアーキテクチャ。
12. 【請求項１２】 更に、前記第１バスに接続されたバスコントローラを備え
    、各処理コア及び前記メモリインターフェースがそれと関連したバスインターフ
    ェースを有し、前記バスインターフェースがデイジーチェーン式によって相互に
    接続され、前記バスコントローラが制御アービトレーションアルゴリズムを選択
    的に認可するように構成されていることを特徴とする請求項１１に記載の集積回
    路ディバイスアーキテクチャ。
13. 【請求項１３】 各処理コアが前記第１バスを介して単一及び多重両ワード
    パケットを伝送するように構成され、前記バスコントローラが多重ワードパケッ
    トよりも単一ワードパケットの方に優先位を認可するように構成されていること
    を特徴とする請求項１２に記載の集積回路ディバイスアーキテクチャ。
14. 【請求項１４】 第１処理コアから多重ワードパケットに優先位を認可し、
    前記第２処理コアが単一語ワードパケットを伝送して以来、前記第１バスを介し
    て多重ワードパケットが一切伝送されなかった場合には、第２処理コアから単一
    ワードパケットに優先位を認可するように前記バスコントローラが構成されてい
    ることを特徴とする請求項１３に記載の集積回路ディバイスアーキテクチャ。
15. 【請求項１５】 前記第１バスが当該バス上で現在伝送中の情報が読取パケ
    ット又は書込みパケットのどちらから来たか、また、当該情報がデータ情報又は
    アドレス情報のどちらであるかを表示する少なくとも１つのフラグを更に有する
    ことを特徴とする請求項１３に記載の集積回路ディバイスアーキテクチャ。
16. 【請求項１６】 各処理コアが前記プログラマブルコントローラと前記デー
    タパスの間に接続されたローカルバスを更に備えることを特徴とする請求項１に
    記載の集積回路ディバイスアーキテクチャ。
17. 【請求項１７】 各処理コア内の前記プログラマブルコントローラが更にロ
    ーカルオペレーティングシステムを実行するように構成されたことを特徴とする
    請求項１に記載の集積回路ディバイスアーキテクチャ。
18. 【請求項１８】 各処理コアにおけるプログラマブルコントローラによって
    実行されたローカルオペレーティングシステムがマルティタスクオペレーティン
    グシステムであることを特徴とする請求項１７に記載の集積回路ディバイスアー
    キテクチャ。
19. 【請求項１９】 前記プログラマブルコントローラ及び各処理コアにおける
    前記ハードワイヤードデータパスが双対プロセッサインターフェースを介して相
    互に接続されていることを特徴とする請求項１に記載の集積回路ディバイスアー
    キテクチャ。
20. 【請求項２０】 複数の前記処理コアの少なくとも１つが前記プログラマブ
    ルコントローラに接続され、かつ、前記処理コアに関する第２の所定のＤＳＰオ
    ペレーションを実行するように構成された第２ハードワイヤードデータパスを備
    えることを特徴とする請求項１に記載の集積回路ディバイスアーキテクチャ。
21. 【請求項２１】 複数の前記処理コアの少なくとも１つがローカルキャッシ
    ュメモリを備えることを特徴とする請求項１に記載の集積回路ディバイスアーキ
    テクチャ。
22. 【請求項２２】 各処理コアにおける前記ハードワイヤードデータパスが、
    ビデオ復号オペレーション、オーディオ復号オペレーション、フィルタリングオ
    ペレーション、画像処理オペレーション、オーディオ効果処理オペレーション、
    テキスト復号オペレーション、グラフィック重ね合せオペレーション、及び、そ
    れらの組合わせから成るグループから選出されたＤＳＰオペレーションを実行す
    るように構成されていることを特徴とする請求項１に記載の集積回路ディバイス
    アーキテクチャ。
23. 【請求項２３】 請求項１に記載の集積回路ディバイスアーキテクチャを有
    することを特徴とする集積回路ディバイス。
24. 【請求項２４】 請求項１に記載の集積回路ディバイスアーキテクチャを有
    することを特徴とするオーディオ／ビデオ装置。
25. 【請求項２５】 前記オーディオ／ビデオ装置が、セットトップボックス、
    ディジタルテレビジョン受像機レシーバ、テレビジョン受像機、パーソナルコン
    ピュータ、衛星レシーバ、コンピュータ、ディジタルビデオディスク（ＤＶＤ）
    プレーヤ、ＤＶＤレコーダ、ビデオカセットレコーダ、及び、カムコーダから成
    るグループから選出されたことを特徴とする請求項１８に記載のオーディオ／ビ
    デオ装置。
26. 【請求項２６】 請求項１に記載の集積回路ディバイスアーキテクチャを定
    義するハードウェア定義プログラムと、前記ハードウェア定義プログラムを有す
    る信号ベアリングメディアとを備えることを特徴とするプログラム製品。
27. 【請求項２７】 前記信号ベアリングメディアが伝送型メディア及びレコー
    ダブルメディアの少なくとも１つを備えることを特徴とする請求項２６に記載の
    プログラム製品。
28. 【請求項２８】 マルティメディアデータを処理する集積回路ディバイスア
    ーキテクチャにおいて、 （ａ）通信バスと、 （ｂ）前記通信バスを介して相互に接続された複数の処理コアとを備え、
    各処理コアがハードワイヤードデータパスとインターフェースされ、かつ、所定
    のディジタル信号処理オペレーションを実行するように前記ハイドワイヤードデ
    ータパスの前記オペレーションを個別化するためにローカルコンピュータプログ
    ラムを実行するように構成されたプログラマブルコントローラを備えることを特
    徴とする集積回路ディバイスアーキテクチャ。
29. 【請求項２９】 集積回路ディバイスにおいてマルティメディアデータを処
    理するマルティメディアデータ処理方法において、 （ａ）通信バスを介して複数のディジタル信号処理（ＤＳＰ）タスクを集積
    回路ディバイスに配置された複数の処理コアに配分するステップを有し、各処理
    コアがハードワイヤードデータパスとインターフェースされ、かつ所定のＤＳＰ
    オペレーションを実行するように構成されたプログラマブルコントローラを備え
    、 （ｂ）インターフェースされた前記ハードワイヤードデータパスの前記オペ
    レーションを個別化するために各処理コアにおける前記プログラマブルコントロ
    ーラでローカルコンピュータプログラムを実行することによって前記処理コアへ
    配分されたＤＳＰタスクを同時に実行するステップを有する ことを特徴とするマルティメディアデータ処理方法。
30. 【請求項３０】 更に、少なくとも１つのパケットを使用し、前記通信バス
    を介して複数の前記処理コアの中の２つの間でメッセージを交信するステップを
    有することを特徴とする請求項２９に記載のマルティメディアデータ処理方法。
31. 【請求項３１】 更に、少なくとも１つのパケットを使用し、前記通信バス
    を介して前記処理コアの１つと共用メモリの間でデータを交信するステップを有
    することを特徴とする請求項２９に記載のマルティメディアデータ処理方法。
32. 【請求項３２】 前記通信バスが複数の前記処理コアから前記共用メモリへ
    要求パケットを伝送するデイジーチェーン式バスを備えることを特徴とする請求
    項３１に記載のマルティメディアデータ処理方法。
33. 【請求項３３】 各処理コアが単一及び多重両ワードパケットを前記デイジ
    ーチェーン式バスを介して前記共用メモリへ伝送するように構成され、前記方法
    が更に前記デイジーチェーン式バスを介して多重ワードパケットを越えて単一ワ
    ードパケットに優先位を認可するステップを有することを特徴とする請求項３２
    に記載のマルティメディアデータ処理方法。
34. 【請求項３４】 第１処理コアから多重ワードパケットに優先位を認可する
    ステップと、前記第２処理コアが１つの単一ワードパケットを伝送して以来、前
    記デイジーチェーン式バスを介して一切の多重ワードパケットが伝送されていな
    い場合には第２処理コアから単一ワードパケットに優先位が認可されたステップ
    とを更に有することを特徴とする請求項３３に記載のマルティメディアデータ処
    理方法。
35. 【請求項３５】 各処理コアにおける前記プログラマブルコントローラで前
    記ローカルコンピュータプログラムを実行するステップが前記プログラマブルコ
    ントローラにおいてローカルオペレーティングシステムにアクセスするステップ
    を有することを特徴とする請求項２９に記載のマルティメディアデータ処理方法
    。
36. 【請求項３６】 複数の前記処理コアの少なくとも１つが前記プログラマブ
    ルコントローラに接続された第２のハードワイヤードデータパスを備えることを
    特徴とする請求項２９に記載のマルティメディアデータ処理方法。
37. 【請求項３７】 各処理コアにおける前記ハードワイヤードデータパスがビ
    デオ復号オペレーション、オーディオ復号オペレーション、フィルタリングオペ
    レーション、画像処理オペレーション、オーディオ効果処理オペレーション、テ
    キスト復号オペレーション、グラフィック重ね合せオペレーション、及び、これ
    らの組合わせから成るグループから選定されたＤＳＰオペレーションを実行する
    ように構成されたことを特徴とする請求項２９に記載のマルティメディアデータ
    処理方法。
38. 【請求項３８】 マルチメディアデータを処理する集積回路ディバイス回路
    構成を設計する集積回路ディバイス設計方法において、 （ａ）所要マルティメディア機能性を実現するために必要な複数のディジタ
    ル信号処理（ＤＳＰ）オペレーションを選択するステップと、 （ｂ）複数の処理コアを回路構成に組み立てるステップとを有し、 各処理コアは、 （１）複数の前記ＤＳＰオペレーションの少なくとも１つを実行するよ
    うに構成された少なくとも１つのハードワイヤードデータパスと、 （２）前記ハードワイヤードデータパスに接続されたプログラマブルコ
    ントローラとを備え、前記プログラマブルコントローラが前記処理コアによって
    受け取られたデータを処理するように前記ハードワイヤードデータパスのオペレ
    ーションを制御するためにローカルコンピュータプログラムを実行するように構
    成され、 （ｃ）複数の前記処理コアを通信バスを介して相互に論理的に接続するステ
    ップと、 （ｄ）各処理コアにおける前記プログラマブルコントローラで実行する前記
    ローカルコンピュータプログラムを生成するステップと を有することを特徴とする集積回路ディバイス設計方法。
39. 【請求項３９】 前記通信バスを介して複数の前記処理コアを相互に論理的
    に接続するステップが複数の前記処理コアから共用メモリへ要求パケットを伝送
    するように構成されたデイジーチェーン式バスへ前記処理コアを接続するステッ
    プをさらに有することを特徴とする請求項３８に記載の集積回路ディバイス設計
    方法。
40. 【請求項４０】 請求項３８に記載の方法によって設計されたことを特徴と
    する集積回路ディバイスアーキテクチャ。