DE60110227T2

DE60110227T2 - Integrierte schaltung mit flash

Info

Publication number: DE60110227T2
Application number: DE60110227T
Authority: DE
Inventors: Hans-Joachim Gelke; Stefan Koch; Steffen Gappisch
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 2000-06-27
Filing date: 2001-06-20
Publication date: 2006-02-09
Anticipated expiration: 2021-06-21
Also published as: DE60110227D1; KR100814247B1; US6735661B2; WO2002001375A1; KR20030009290A; JP2004502240A; ATE293810T1; JP5076133B2; US20020013874A1; EP1297434B1; JP2012198935A; EP1297434A1

Description

Die vorliegende Erfindung bezieht sich auf die Struktur und das Design von integrierten Schaltungen (ICs), speziell auf das Einbetten oder die Integration eines nichtflüchtigen Flash-Speichers in ein IC. Diese Einbettung oder Integration eines nichtflüchtigen Speichers mit einem Mikroprozessor wird oft für ICs, die in Mobiltelefonen, „Personal Digital Assistants", in GPS-Anwendungen für Automobile oder zu anderen Navigationszwecken verwendet werden, gewünscht oder sogar gefordert.
Die Einbettung eines Flash-Speichers in einen Chip führt zu bestimmten Problemen, die gelöst werden müssen, bevor eine solche Einbettung die erwarteten Vorteile zeigt. Eines der Themen ist, dass sich von „Natur" aus die Zugriffszeit von üblichen Flash-Speichern von der Zugriffszeit der anderen Komponenten auf dem IC signifikant unterscheidet.
Folglich beabsichtigt die vorliegende Erfindung eine Lösung für den speziellen problematischen Aspekt, dass die Absolutgeschwindigkeit eines Flash-Speichers verglichen mit vielen Komponenten auf einem gegebenen IC, speziell verglichen mit jedem beliebigen Nur-Lese-Speicher (ROM) oder heutigen schnellen Mikroprozessoren und/oder ihren Bussen, ziemlich niedrig ist, zu schaffen.
Ein in ein IC eingebetteter Flash- oder anderer nichtflüchtiger Speicher ist zum Beispiel in den veröffentlichten PCT-Anmeldungen WO 0025208 von Feldman et al. und WO 0025250 von Ozcelik et al. gezeigt. Keine dieser zwei Patentveröffentlichungen richtet sich aber auf das eingangs identifizierte Thema, nämlich auf die unterschiedliche Datenpfadbreite zwischen Flash-Speicher und Prozessoren) auf dem IC. Das US-Patent 5.493.534 von Mok kommt der Sache ein wenig näher, indem es einen elektrisch programmierbaren und löschbaren, in einen Chip eingebetteten Programmspeicher für einen Mikrocontroller zeigt, der sozusagen durch Puffer von dem Prozessorbus isoliert ist. Aber wieder gibt Mok keine klare und überzeugende Lösung für das Problem der unterschiedlichen Datenbreite des Busses und des Flash-Speichers.
US 5.974.493 offenbart einen Minicomputer mit einem Prozessorbus mit einer schmaleren Breite, als der entsprechende Speicherbus hat. Der gezeigte Mikrocompu ter umfasst einen Prozessor, einen Speicher und einen Puffer mit einem Schalter zum Ändern der Busbreite. Der Mikrocomputer umfasst außerdem eine Busschnittstelleneinheit, die einen Schalter zum Ändern der Busbreite hat, die zum Eingeben/Ausgeben von Signalen von/zu der Außenwelt verwendet wird, und einen externen Bus zur Verbindung der Busschnittstelleneinheit und der Außenwelt, wobei die Busschnittstelleneinheit mit dem Speicher über den Speicherbus verbunden ist und der externe Bus eine schmalere Breite als die des Speicherbusses hat. Außerdem umfasst der Speicher noch eine Vielzahl von Speicherbereichen und der Prozessor ist in einem Zwischenraum der Speicherbereiche angeordnet. Aber sogar mit dieser ziemlich komplexen Struktur ist die Steigerung der Leistungsfähigkeit des ganzen Systems noch unzureichend.
Um wirklich das Potential eines Flash-Speichers, der mit einem oder mehreren Mikroprozessoren integriert ist, auszunutzen, muss die Gesamtzugriffszeit des Flash-Speichers mit den Taktraten des Mikroprozessors mithalten, um die erwartete Leistung zu erreichen. Da, wie eingangs erwähnt, Flash-Speicher normalerweise relativ lange Zugriffszeiten haben, sind Probleme unvermeidbar, wenn ein zugeordneter Mikroprozessor mit einer höheren Taktrate als der Flash-Speicherzugriffszeit betrieben wird.
Hier liefert die vorliegende Erfindung eine Lösung. Sie beschreibt einen Weg, die Funktion eines eingebetteten Flash-Speichers in einer Prozessorumgebung auf einem IC, mit der Betonung auf der Maximierung der Leistung, durch Vorschlagen erfinderischer Maßnahmen, die dazu dienen, die Gesamtgeschwindigkeit eines solchen ICs zu erhöhen, zu verbessern.
Kurz gesagt, löst die vorliegende Erfindung die eingangs identifizierten Probleme durch eine oder beide von zwei Maßnahmen:

1. Eine Maßnahme ist es, die Datenwortbreite des eingebetteten Flash-Speichers zu erhöhen, um dessen Zugriffszeitleistung zu kompensieren.
2. Die andere Maßnahme ist es, einen Daten-Cache zu schaffen, speziell durch Verwendung von Zwischendaten-Speicherregistern als Einzel- oder Vielfachlinien-Daten-Caches.

Aus der folgenden Beschreibung einer Ausführungsform, die ein IC mit einem Flash-Speicher, einem dedizierten Flash-Bus und einer Anzahl von Blöcken, die den Flash-Speicher, besonders die Verbindungen oder Brücken zu der Prozessor- (oder sogar Multiprozessor-)Umgebung, unterstützen, beschreibt, sind andere Zufügungen und Varianten vorstellbar. Diese Brücken werden im Folgenden „Flash-Brücken" genannt.
Die erste oben erwähnte Maßnahme ist es, die Datenwortbreite des eingebetteten Flash-Speichers auf ein Vielfaches der Breite des Prozessorbusses zu vergrößern. Eine Flash-Brücke, die den Flash-Speicher mit dem Prozessorbus verbindet, greift dann auf den Flash-Speicher zu, indem sie einen ganzen Block von Prozessordatenwörtern auf einmal in ein Zwischenspeicherregister auslagert. Der Prozessor kann nun ein Wort zur Zeit aus dem Zwischenspeicherregister abrufen, ohne dass bei jedem Prozessorabrufzyklus auf den Flash-Speicher zugegriffen wird. Natürlich können mehrere Zwischenspeicherregister verwendet werden.
Die zweite oben erwähnte Maßnahme ist es, ein Adressenidentifikationsregister zu schaffen, das es erlaubt, das Zwischenspeicherregister als ein Cache mit einer oder mehreren Leitungen zu verwenden. Vor kurzem verwendete Zugriffe können nun direkt von den Zwischenspeicherregistern geliefert werden, wobei Flash-Speicherzugriffe vermieden werden, auch wenn die Mikroprozessorzugriffe nicht streng sequentiell sind. Nur wenn die gewünschte Adresse nicht im Cache ist, muss auf den Flash-Speicher zugegriffen werden und die Zwischenspeicherregister werden aktualisiert. Dieses „Caching"-Konzept wird als „sekundärer Cache" nur für den Flash-Speicher verwendet und unterscheidet sich insofern von geläufigen Caches, d.h. die oben erwähnte Flash-Brücke wird als ein sekundärer Cache nur für Pufferzugriffe auf den Flash-Speicher verwendet. So genannte sekundäre Caches sind in Serie mit einem primären Cache, der direkt mit dem Prozessor verbunden ist, angeordnet. Ihr Prinzip ist in der Technik gut bekannt und muss nicht weiter beschrieben werden.
Im Folgenden wird ein Beispiel einer Implementierung der vorliegenden Erfindung gezeigt. Drei Zeichnungen illustrieren diese Implementierung in ein IC mit einem eingebetteten Flash-Speicher. Es zeigen:
1 ein Gesamtsystem mit dem Datenpfad einer Flash-Brücke;
2 eine Implementierung in ein IC für ein mobiles Terminal; und
3 die verschiedenen Zustände des Cache-Controllers in 2.
1 zeigt den Lesedatenpfad einer Flash-Brücke, die einen Flash-Speicher 1 mit einem Mikroprozessor 3 verbindet. Der Datenbus 2, der vom Flash-Speicher 1 abgeht, ist m Bit breit, seine Breite m ist ein Vielfaches p der Breite n des Mikroprozessordatenbusses 8, d. h. m = p·n, wobei p die Anzahl der Register ist. Diese Bank der Register 4 (Reg. 1 bis Reg. p in 1) fungiert als Zwischenspeicher. Sobald eine Speicherleitung der Breite m in die Registerbank 4 transferiert ist, ist der Mikroprozessor fähig, über den Multiplexer 7 und den Datenbus 8 die n Bits auf einmal zu lesen. Das ist besonders vorteilhaft, wenn der Mikroprozessorzugriff sequentiell ist, da nicht bei jedem Prozessorlesezyklus auf den Flash-Speicher 1 zugegriffen werden muss.
Außerdem kann die Registerbank 4, wie oben angedeutet, als Cache verwendet werden. Um dies zu erreichen, wird die aktuelle Mikroprozessorbusadresse, die auf einen Adressenbus 9 transferiert ist, in einem Identifikationsregister 5 gespeichert. Bei nachfolgenden Prozessorzyklen wird die Identifikationsdatei mit den vorangegangenen Adressen im Identifikationsregister 5 von dem Komparator 6 mit der aktuellen Adresse verglichen, wobei geprüft wird, ob Daten von einem vorangegangenen Zugriff schon in den Registern der Bank 4 sind. Wenn das so ist, d. h. wenn die Adressen zusammen passen, muss nicht auf den Flash-Speicher 1 zugegriffen werden, da die angefragten Daten schon in einem der Register in Bank 4 sind und über Multiplexer 7 von dem Mikroprozessor 3 abgerufen werden können.
2 und 3 zeigen eine Implementierung der Erfindung in einem Basisband-IC für ein mobiles Terminal, wobei die Teile des Systems, die signifikant für die Erfindung sind, dargestellt werden.
Ein Cache-Controller 29 steuert alle Lesezugriffe der Flash-Brücke auf den Flash-Speicher (in 2 nicht gezeigt) über den Flash-Bus. Der Cache-Controller 29 besteht aus einer Zustandsmaschine und einigen Logikkomponenten. Das Zustandsdiagramm dieser Zustandsmaschine ist in 3 gezeigt.
Während des Rücksetzens, d. h. wenn das Signal bres_n aktiv ist, oder wenn keine Mikroprozessor-Lesezyklen anstehen, ist die Zustandsmaschine im IDLE-(Leerlauf)Zustand 31 (siehe 3).
Wenn der Cache-Controller 29 einen Lesezugriff des Mikroprozessors auf irgendeins der Lesedatenregister Reg1 ... Reg4 in der Bank 28 der Flash-Brücke feststellt, d. h. wenn Signal dsel_data aktiv und Signal bwrite inaktiv ist, führt der Cache-Controller 29 einen Lesezyklus aus, indem er seine Statusmaschine in den READ-(Lese)Zustand 32 bringt. Während dieses Lesezyklus vergleicht die Flash-Brücke den Wert ihres Identifikationsregisters 25 mit der Adresse aus dem Mikroprozessor, d. h. address(23 .. 4) in Komparator 26, und prüft, ob das Gültig-Bit 24 gesetzt ist. Ein Treffer, d. h. fb_hit = „1" am Ausgang des Komparators und ein gesetzten Gültig-Bit 24, bedeutet, dass die Daten in der Lesedatenregisterbank 28 gültig sind und deshalb unverzüglich auf den Mikroprozessordaten bus uP_data(31 .. 0) gegeben werden können. In dem Fall werden keine Wartezustände in den Zyklus des Mikroprozessorbusses eingefügt.
Aber wenn fb_hit während eines READ-Zustands des Cache-Controllers 29 inaktiv bleibt oder das Gültig-Bit 24 nicht gesetzt wird, springt die Zustandsmaschine in den FBREQ-(Flash Bus Request = Flash-Bus-Anfrage)Zustand 33 (siehe 3), das Mikroprozessor-Wartesignal bwait wird sofort aktiviert und der Flash-Bus wird angefragt, um einen Flash-Buslesezyklus auszuführen. Dies wird getan, indem das Flash-Bus-Anfragesignal fbus_req aktiviert wird. Wie in 3 illustriert, springt die Zustandsmaschine nach dem FBREQ-Zustand 33 unbedingt in den MISS-(Fehl-)Zustand 35. Während dieses MISS-Zustands 35 wartet der Cache-Controller 29 auf Daten aus dem Flash-Speicher. Der Flash-Bus informiert den Cache-Controller 29 durch Aktivierung des Bestätigungssignals fbus_ack (2 und 3), wenn diese Daten verfügbar sind. Während der Zeit, in welcher der Cache-Controller 29 auf verfügbare Daten wartet, wird dem Mikroprozessor-Bus durch das Mikroprozessorsignal bwait signalisiert, zu warten. Wenn die Daten aus dem Flash-Speicher verfügbar sind, aktiviert der Cache-Controller 29 das Signal f_up (2), das verursacht, dass Registerbank 28 mit den Daten aus dem Flash-Speicher aktualisiert wird und dass das Bit, welches angibt, dass die in der Registerbank 28 gespeicherten Daten gültig sind, das Gültig-Bit 24, gesetzt wird.
Die Zustandsmaschine des Cache-Controllers springt dann zurück in den IDLE-Zustand 31, wenn nicht ein anderer Lesezyklus ansteht, die Datenregisterbank 28 zu lesen. In diesem Fall springt die Zustandsmaschine unmittelbar in den READ-Zustand 32.
Wenn während eines Lesezyklus ein Fehlen festgestellt wird und deshalb der Flash-Bus angefragt werden muss, aber nicht verfügbar ist, weil er mit einer anderen Transaktion beschäftigt ist, springt die Cache-Controllerzustandsmaschine in den HOLD-(Halte)Zustand 34, wo sie wartet, bis die unerledigte Transaktion vervollständigt ist. Das „Flash-Bus-beschäftigt"-Signal fbus_busy ist der Hinweis für die Cache-Controllerzustandsmaschine, dass der Flash-Bus beschäftigt ist, andere Transaktionen auszuführen.
In dem gezeigten Beispiel repräsentiert die Flash-Speicherdatenbreite von 128 Bit zusammen mit den vier 32-Bit-Lesedatenregistern Reg1 bis Reg4 der Bank 28 eine Cache-Leitung von 128 Bit. Der Mikroprozessordatenbus ist 32 Bit breit. Der Flash-Datenbus und der Mikroprozessordatenbus sind über einen Vier-zu-Eins-Multiplexer 27 miteinander verbunden. Adresse 3 und 4 des Mikroprozessoradressbusses bestimmen, wel cher der vier 32-Bit-Datenregister Reg1 bis Reg4 mit dem Mikroprozessordatenbus verbunden wird.
Obwohl die Erfindung nur in einer einzigen Ausführungsform gezeigt wurde, können Fachleute leicht Modifikationen und Varianten gemäß der oben beschriebenen Prinzipien einführen, ohne von der Erfindung und dem Rahmen der Erfindung abzuweichen. Inschrift der Zeichnung: Fig. 1

Flash Memory = Flash-Speicher

Flash Bus = Flash-Bus

Update = Aktualisierung

Data = Daten

Microprocessor = Mikroprozessor

Address = Adresse

Comparator = Komparator

Fig. 2

Microprocessor bus = Mikroprozessor

Flash Bus = Flash-Bus

Tag = Identifikation

Valid-bit = "Gültig"-Bit

Cache Controller Cache-Controller

Claims

Integrierte Schaltung mit mindestens einem Mikroprozessor und mindestens einem Speicher, worin – der genannte Speicher ein nichtflüchtiger oder Flash-Speicher (1) ist, der in Betrieb durch einen dedizierten Flash-Bus (2) mit dem genannte Mikroprozessor (3) verbunden ist, – der genannte dedizierte Flash-Bus (2) eine erste Breite m hat, die größer ist, insbesondere ein Vielfaches, als eine zweite Breite n des genannten Mikroprozessors (3) beziehungsweise dessen Datenbusses (8), dadurch gekennzeichnet, dass – ein Register (5, 25) vorgesehen ist, das als Adressenidentifikationsregister zum Speichern von Adressen des genannten Speichers (1), auf die zugegriffen wurde, dient, – ein Komparator (6) vorgesehen ist zum Vergleichen von durch den genannten Mikroprozessor (3) oder dessen Datenbus (8) angefragten aktuellen Adressen mit Adressen in dem genannten Speicher (1), auf die vor kurzem zugegriffen wurde und die gespeichert worden sind, und – Daten von vor kurzem benutzen Zugriffen direkt von Zwischenspeicherregistern (4, 28), die als Cache für den genannten Mikroprozessor (3) fungieren, geliefert werden können.
Integrierte Schaltung nach Anspruch 1, worin die Zwischenspeicherregister (4, 28) zur Ausführung der Breitenumwandlung den Flash-Bus (2), vorzugsweise über den Datenbus (8) des Mikroprozessors, mit dem Mikroprozessor (3) verbinden.
Integrierte Schaltung nach Anspruch 2, worin die Zwischenspeicherregister (4, 28) jeweils n Bit breit sind und eine Bank bilden und in welche die m Bit breiten, aus dem Flash-Speicher (1) abgerufenen Daten gespeichert werden.
Integrierte Schaltung nach Anspruch 2 oder 3, worin – der Prozessordatenbus n = 32 Bit breit ist, – der Flash-Bus m = 128 Bit breit ist, und – vier Zwischenspeicherregister (4, 28) zur Verfügung stehen.
Integrierte Schaltung nach einem oder mehreren der vorhergehenden Ansprüche, die außerdem einen Multiplexer (7, 27) zum Multiplexen der Daten in den Zwischenspeicherregistern (4, 28) auf den Mikroprozessor-Bus (8) umfasst.
Integrierte Schaltung nach einem oder mehreren der vorhergehenden Ansprüche, die außerdem Cache-Steuerungsmittel (29) zum Steuern der Funktion mindestens einiger Komponenten der integrierten Schaltung, besonders jener Komponenten, die für das Laden und Entladen der Zwischenspeicherregister (4, 28) verantwortlich sind, umfasst.
Integrierte Schaltung nach den Ansprüchen 4, 5 und 6, worin der Multiplexer (7, 27) ein Vier-zu-Eins-Multiplexer ist, der eine Cache-Leitung von 128 Bit zu dem Mikroprozessor (3) zur Verfügung stellt.
Integrierte Schaltung nach Anspruch 6 oder 7, worin das Cache-Steuerungsmittel (29) ausgestattet ist, Wartezustände in einen Zyklus des Mikroprozessors einzuführen, wann immer das genannte Cache-Steuerungsmittel darauf wartet, dass Daten verfügbar werden.
Integrierte Schaltung nach einem oder mehreren der vorhergehenden Ansprüche, worin das Cache-Steuerungsmittel (29) eine Zustandsmaschine mit fünf Zuständen, insbesondere einem IDLE-(Leerlauf-)Zustand (31), einem READ-(Lese-)Zustand (32), einem FBREQ(Flash Bus Request, Flash-Bus-Anfrage)Zustand (33), einem HOLD-(Halte-)Zustand (34) und einem MISS-(Fehl-)Zustand (35) ist.