JP2000276402A - フラッシュメモリ駆動方法及びフラッシュメモリ装置 - Google Patents
フラッシュメモリ駆動方法及びフラッシュメモリ装置Info
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- JP2000276402A JP2000276402A JP11079309A JP7930999A JP2000276402A JP 2000276402 A JP2000276402 A JP 2000276402A JP 11079309 A JP11079309 A JP 11079309A JP 7930999 A JP7930999 A JP 7930999A JP 2000276402 A JP2000276402 A JP 2000276402A
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- flash memory
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Abstract
(57)【要約】
【課題】 フラッシュメモリの実質書き込み回数の低減
をはかりたい。 【解決手段】 フラッシュメモリ２の前段にキャッシュ
メモリ１を設けた。キャッシュメモリ１は、１セクタ分
の容量を持ち、セクタをエントリできる。そして、エン
トリしたセクタに書き込み／読み出しを行う場合は、こ
のキャッシュメモリ１に対してアクセスを行う。これに
よってフラッシュメモリ２への書き込み回数を低減す
る。セクタがエントリされていなければ、読み出しはフ
ラッシュメモリ２に対して直接に行い、書き込みは、こ
のセクタをキャッシュメモリ１にエントリした上で、該
キャッシュメモリ１上に行う。
をはかりたい。 【解決手段】 フラッシュメモリ２の前段にキャッシュ
メモリ１を設けた。キャッシュメモリ１は、１セクタ分
の容量を持ち、セクタをエントリできる。そして、エン
トリしたセクタに書き込み／読み出しを行う場合は、こ
のキャッシュメモリ１に対してアクセスを行う。これに
よってフラッシュメモリ２への書き込み回数を低減す
る。セクタがエントリされていなければ、読み出しはフ
ラッシュメモリ２に対して直接に行い、書き込みは、こ
のセクタをキャッシュメモリ１にエントリした上で、該
キャッシュメモリ１上に行う。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
装置及び駆動方法、特に書き込み及び読み出しの効率化
をはかるフラッシュメモリ装置及び駆動方法に関する。
装置及び駆動方法、特に書き込み及び読み出しの効率化
をはかるフラッシュメモリ装置及び駆動方法に関する。
【０００２】
【従来の技術】フラッシュメモリは、一括消去を可能に
した半導体メモリである。このメモリは、セクタ分割さ
れており、例えばセクタ内のデータの部分的修正や部分
的書き込みは、別に設けたメモリ、例えばバッファメモ
リ上で一連の書き込みを行い、この一連の書き込み後の
バッファメモリ上の内容を、フラッシュメモリ上の該当
セクタに書き込むやり方をとる。一方、読み出しは、フ
ラッシュメモリを直接アクセスすることで行う。書き込
みの際に、フラッシュメモリに直接書き込みをせずに、
バッファメモリを介して間接的にフラッシュメモリに書
き込むようにしたのは、フラッシュメモリでは、上書き
ができないこと、フラッシュメモリそのものがデバイス
上、書き込み回数に限界があること（例えば１０万回を
限界値とする例）、ＳＲＡＭ等のデバイスに比べ書き込
みに時間がかかること、のためによる。
した半導体メモリである。このメモリは、セクタ分割さ
れており、例えばセクタ内のデータの部分的修正や部分
的書き込みは、別に設けたメモリ、例えばバッファメモ
リ上で一連の書き込みを行い、この一連の書き込み後の
バッファメモリ上の内容を、フラッシュメモリ上の該当
セクタに書き込むやり方をとる。一方、読み出しは、フ
ラッシュメモリを直接アクセスすることで行う。書き込
みの際に、フラッシュメモリに直接書き込みをせずに、
バッファメモリを介して間接的にフラッシュメモリに書
き込むようにしたのは、フラッシュメモリでは、上書き
ができないこと、フラッシュメモリそのものがデバイス
上、書き込み回数に限界があること（例えば１０万回を
限界値とする例）、ＳＲＡＭ等のデバイスに比べ書き込
みに時間がかかること、のためによる。
【０００３】図３に、かかる従来例のバッファメモリを
利用しての、間接的なフラッシュメモリに書き込むため
の処理フローを示す。バッファメモリの容量は例えば、
セクタである。先ず書き込み対象のセクタを一旦、バッ
ファメモリ上に読み出し（ステップＳ１０）、フラッシ
ュメモリ上の当該セクタデータの消去を行う（ステップ
Ｓ１１）。バッファメモリに読み出したセクタデータ
に、書き込みデータを上書きする（ステップＳ１２）。
最後に、バッファメモリの内容をフラッシュメモリに書
き込む（通常、これを書き戻しと云う）（ステップＳ１
３）。
利用しての、間接的なフラッシュメモリに書き込むため
の処理フローを示す。バッファメモリの容量は例えば、
セクタである。先ず書き込み対象のセクタを一旦、バッ
ファメモリ上に読み出し（ステップＳ１０）、フラッシ
ュメモリ上の当該セクタデータの消去を行う（ステップ
Ｓ１１）。バッファメモリに読み出したセクタデータ
に、書き込みデータを上書きする（ステップＳ１２）。
最後に、バッファメモリの内容をフラッシュメモリに書
き込む（通常、これを書き戻しと云う）（ステップＳ１
３）。
【０００４】
【発明が解決しようとする課題】フラッシュメモリは書
き込み回数に制限があり、ＳＲＡＭ等のメモリデバイス
に比べ書き込みに時間がかかる。また、フラッシュメモ
リへの書き込みは図３に示したようにセクタ単位で行わ
なければならず、書き込みたいセクタが既に消去済みで
あれば書き込みのみを行えばよいのだが、書き込みたい
セクタが未消去であれば、そのセクタを一旦バッファメ
モリに読み出しセクタを消去し、このバッファメモリ上
で書き込みたいデータを上書きし、このバッファメモリ
の内容をフラッシュメモリに書き戻さなければならな
い。よって、フラッシュメモリに頻繁に書き込みが発生
するようなシステム・装置の場合、セクタの読み出し、
セクタの消去、セクタの書き戻しという処理が入り、そ
のためシステム・装置の稼働時間の大半をフラッシュメ
モリへの書き込みに費やすことになってしまい、非常に
効率の悪いシステムとなってしまう。
き込み回数に制限があり、ＳＲＡＭ等のメモリデバイス
に比べ書き込みに時間がかかる。また、フラッシュメモ
リへの書き込みは図３に示したようにセクタ単位で行わ
なければならず、書き込みたいセクタが既に消去済みで
あれば書き込みのみを行えばよいのだが、書き込みたい
セクタが未消去であれば、そのセクタを一旦バッファメ
モリに読み出しセクタを消去し、このバッファメモリ上
で書き込みたいデータを上書きし、このバッファメモリ
の内容をフラッシュメモリに書き戻さなければならな
い。よって、フラッシュメモリに頻繁に書き込みが発生
するようなシステム・装置の場合、セクタの読み出し、
セクタの消去、セクタの書き戻しという処理が入り、そ
のためシステム・装置の稼働時間の大半をフラッシュメ
モリへの書き込みに費やすことになってしまい、非常に
効率の悪いシステムとなってしまう。
【０００５】本発明の目的は、従来技術のフラッシュメ
モリへの書き込みに時間がかかることや書き込みが発生
する度に書き込み回数が減っていってしまうという問題
を解決できるフラッシュメモリ駆動方法及び装置を提供
することにある。
モリへの書き込みに時間がかかることや書き込みが発生
する度に書き込み回数が減っていってしまうという問題
を解決できるフラッシュメモリ駆動方法及び装置を提供
することにある。
【０００６】
【課題を解決するための手段】本発明は、セクタ区分さ
れたフラッシュメモリと、セクタをエントリ可能なキャ
ッシュメモリと、を備えて、セクタを特定しての書き込
み／読み出しを行う際に、このセクタがエントリされて
いれば、書き込み／読み出しはキャッシュメモリに対し
て行い、エントリされていなければ、読み出しに対して
はフラッシュメモリをアクセスすることで行い、書き込
みに対してはこのセクタをキャッシュメモリに新エント
リした上で、キャッシュメモリに対して行うものとした
フラッシュメモリ駆動方法を開示する。
れたフラッシュメモリと、セクタをエントリ可能なキャ
ッシュメモリと、を備えて、セクタを特定しての書き込
み／読み出しを行う際に、このセクタがエントリされて
いれば、書き込み／読み出しはキャッシュメモリに対し
て行い、エントリされていなければ、読み出しに対して
はフラッシュメモリをアクセスすることで行い、書き込
みに対してはこのセクタをキャッシュメモリに新エント
リした上で、キャッシュメモリに対して行うものとした
フラッシュメモリ駆動方法を開示する。
【０００７】更に本発明は、セクタの新エントリの前の
段階で、旧エントリのセクタがあればそのセクタデータ
をキャッシュメモリからフラッシュメモリに書き戻し、
その後で上記セクタの新エントリを行うものとしたフラ
ッシュメモリ駆動方法を開示する。
段階で、旧エントリのセクタがあればそのセクタデータ
をキャッシュメモリからフラッシュメモリに書き戻し、
その後で上記セクタの新エントリを行うものとしたフラ
ッシュメモリ駆動方法を開示する。
【０００８】更に本発明は、エントリされたキャッシュ
メモリ上のセクタデータは、システム終了時又は電源断
時に、フラッシュメモリに書き戻すものとしたフラッシ
ュメモリ駆動方法を開示する。
メモリ上のセクタデータは、システム終了時又は電源断
時に、フラッシュメモリに書き戻すものとしたフラッシ
ュメモリ駆動方法を開示する。
【０００９】更に本発明は、セクタ区分されたフラッシ
ュメモリと、セクタ単位の容量を持つキャッシュメモリ
部と、キャッシュメモリ部にエントリするセクタを記憶
しキャッシュメモリ部の書き込み読み出しの制御、フラ
ッシュメモリの書き込み／読み出しの制御を行う制御手
段とを備えると共に、この制御手段は、セクタを特定し
ての書き込み／読み出しを行う際に、このセクタがエン
トリされていれば、書き込み／読み出しはキャッシュメ
モリ部に対して行い、エントリされていなければ、読み
出しに対してはフラッシュメモリをアクセスすることで
行い、書き込みに対してはこのセクタをキャッシュメモ
リに新エントリした上で、キャッシュメモリ部に対して
行うものとしたフラッシュメモリ装置を開示する。
ュメモリと、セクタ単位の容量を持つキャッシュメモリ
部と、キャッシュメモリ部にエントリするセクタを記憶
しキャッシュメモリ部の書き込み読み出しの制御、フラ
ッシュメモリの書き込み／読み出しの制御を行う制御手
段とを備えると共に、この制御手段は、セクタを特定し
ての書き込み／読み出しを行う際に、このセクタがエン
トリされていれば、書き込み／読み出しはキャッシュメ
モリ部に対して行い、エントリされていなければ、読み
出しに対してはフラッシュメモリをアクセスすることで
行い、書き込みに対してはこのセクタをキャッシュメモ
リに新エントリした上で、キャッシュメモリ部に対して
行うものとしたフラッシュメモリ装置を開示する。
【００１０】更に本発明は、制御手段は、セクタの新エ
ントリの前の段階で、旧エントリのセクタがあればその
セクタデータをキャッシュメモリ部からフラッシュメモ
リに書き戻し、その後で上記セクタの新エントリを行う
ものとしたフラッシュメモリ装置を開示する。
ントリの前の段階で、旧エントリのセクタがあればその
セクタデータをキャッシュメモリ部からフラッシュメモ
リに書き戻し、その後で上記セクタの新エントリを行う
ものとしたフラッシュメモリ装置を開示する。
【００１１】更に本発明は、制御手段は、システム終了
時又は電源断時に、フラッシュメモリにエントリされた
キャッシュメモリ上のセクタデータを書き戻すものとし
たフラッシュメモリ装置を開示する。
時又は電源断時に、フラッシュメモリにエントリされた
キャッシュメモリ上のセクタデータを書き戻すものとし
たフラッシュメモリ装置を開示する。
【００１２】更に本発明は、キャッシュメモリ部は、フ
ラッシュメモリのセクタ区分の中の最大容量を持つもの
としたフラッシュメモリ装置を開示する。
ラッシュメモリのセクタ区分の中の最大容量を持つもの
としたフラッシュメモリ装置を開示する。
【００１３】
【発明の実施の形態】本発明の構成例を図１に示す。本
発明では、従来のバッファメモリに代わって、キャッシ
ュメモリ１を設けた。フラッシュメモリ２は、セクタ分
割されており、図では不均等なセクタ分割例（セクタ１
〜セクタ３が６４ＫＢ、セクタ４、５が３２ＫＢの容量
とした。勿論、均等なセクタ分割例もありうる）を示し
た。キャッシュメモリ１の容量は、セクタの中の最大容
量とした。従って、６４ＫＢの容量である。
発明では、従来のバッファメモリに代わって、キャッシ
ュメモリ１を設けた。フラッシュメモリ２は、セクタ分
割されており、図では不均等なセクタ分割例（セクタ１
〜セクタ３が６４ＫＢ、セクタ４、５が３２ＫＢの容量
とした。勿論、均等なセクタ分割例もありうる）を示し
た。キャッシュメモリ１の容量は、セクタの中の最大容
量とした。従って、６４ＫＢの容量である。
【００１４】キャッシュメモリ１の構成例を含む図１の
更に詳細例を図２に示す。キャッシュメモリ１は、制御
部１０とメモリ本体（メモリ部）１１とより成る。制御
部１０は、キャッシュメモリ１にエントリされているセ
クタを記憶し、書き込み／読み出し（Ｗ／Ｒ）があった
時にその時のアドレスＡがエントリセクタに含まれてい
るか否かをチェックし、その他の所定の制御を行う。こ
こで所定の制御とは、図４、図５の如き処理を行わせる
制御を云う。制御部２０はフラッシュメモリ２の書き込
み／読み出し（Ｗ／Ｒ）の制御を行うものである。この
制御部２０は、制御部１０内に設けてもよい（即ち、制
御部１０がキャッシュメモリ本体１１の制御及びフラッ
シュメモリ２の制御を行わせるように、制御部１０自体
を構成する）。
更に詳細例を図２に示す。キャッシュメモリ１は、制御
部１０とメモリ本体（メモリ部）１１とより成る。制御
部１０は、キャッシュメモリ１にエントリされているセ
クタを記憶し、書き込み／読み出し（Ｗ／Ｒ）があった
時にその時のアドレスＡがエントリセクタに含まれてい
るか否かをチェックし、その他の所定の制御を行う。こ
こで所定の制御とは、図４、図５の如き処理を行わせる
制御を云う。制御部２０はフラッシュメモリ２の書き込
み／読み出し（Ｗ／Ｒ）の制御を行うものである。この
制御部２０は、制御部１０内に設けてもよい（即ち、制
御部１０がキャッシュメモリ本体１１の制御及びフラッ
シュメモリ２の制御を行わせるように、制御部１０自体
を構成する）。
【００１５】図４は、書き込みの処理フローを示す。書
き込みアドレスのセクタがキャッシュメモリにエントリ
済みか否かをチェックする（ステップＳ１）。これは、
制御部１０が、書き込み／読み出し（Ｗ／Ｒ信号）から
書き込みであることを検知し且つアドレスＡからそのセ
クタがエントリとして記憶されているか否かをチェック
することで行う。アドレスは、セクタ番号とそのセクタ
内の細部アドレスとより成り、制御部１０は、このセク
タ番号と記憶しているエントリセクタとを比較する。一
致すればステップＳ２に移り、不一致であればステップ
Ｓ３に移る。ステップＳ２では、エントリ済みであるこ
とから、その書き込みデータＷＤをキャッシュメモリ本
体１１の該当アドレスに書き込む。以下、次々に書き込
みデータがあり、それがエントリセクタに一致すれば、
ステップＳ１→Ｓ２の処理を続ける。
き込みアドレスのセクタがキャッシュメモリにエントリ
済みか否かをチェックする（ステップＳ１）。これは、
制御部１０が、書き込み／読み出し（Ｗ／Ｒ信号）から
書き込みであることを検知し且つアドレスＡからそのセ
クタがエントリとして記憶されているか否かをチェック
することで行う。アドレスは、セクタ番号とそのセクタ
内の細部アドレスとより成り、制御部１０は、このセク
タ番号と記憶しているエントリセクタとを比較する。一
致すればステップＳ２に移り、不一致であればステップ
Ｓ３に移る。ステップＳ２では、エントリ済みであるこ
とから、その書き込みデータＷＤをキャッシュメモリ本
体１１の該当アドレスに書き込む。以下、次々に書き込
みデータがあり、それがエントリセクタに一致すれば、
ステップＳ１→Ｓ２の処理を続ける。
【００１６】一方、エントリしているセクタと異なるセ
クタであれば、記憶しているそのセクタ番号を消去する
（ステップＳ３）と共に、キャッシュメモリ本体１１に
記憶されているセクタデータをフラッシュメモリ２に送
り、そのセクタ上に書き込む（書き戻す）（ステップＳ
４）。そして、この最新の要求セクタを新たに制御部１
０内に記憶しエントリする（ステップＳ５）。このエン
トリしたことにより、最新の要求セクタに対しては、ス
テップＳ１が働き、ステップＳ１→Ｓ２への処理を行
う。そして、その後で、この新エントリしたセクタと一
致するセクタへの書き込みであれば、キャッシュメモリ
に次々に書き込みがなされる（ステップＳ１、Ｓ２）。
クタであれば、記憶しているそのセクタ番号を消去する
（ステップＳ３）と共に、キャッシュメモリ本体１１に
記憶されているセクタデータをフラッシュメモリ２に送
り、そのセクタ上に書き込む（書き戻す）（ステップＳ
４）。そして、この最新の要求セクタを新たに制御部１
０内に記憶しエントリする（ステップＳ５）。このエン
トリしたことにより、最新の要求セクタに対しては、ス
テップＳ１が働き、ステップＳ１→Ｓ２への処理を行
う。そして、その後で、この新エントリしたセクタと一
致するセクタへの書き込みであれば、キャッシュメモリ
に次々に書き込みがなされる（ステップＳ１、Ｓ２）。
【００１７】かかる図４によれば、書き込み対象のセク
タがエントリされているか否かをチェックし、エントリ
されていれば次々にキャッシュメモリ本体１１に書き込
みを行う。一方、エントリされていなければ（これは、
この書き込み中に別セクタが指定されて、エントリから
はずれた場合を含む）、エントリ中のセクタのデータを
フラッシュメモリ本体１１に書き戻した上で新たにセク
タのエントリを行い、キャッシュメモリ本体１１への新
たな書き込みを行う。
タがエントリされているか否かをチェックし、エントリ
されていれば次々にキャッシュメモリ本体１１に書き込
みを行う。一方、エントリされていなければ（これは、
この書き込み中に別セクタが指定されて、エントリから
はずれた場合を含む）、エントリ中のセクタのデータを
フラッシュメモリ本体１１に書き戻した上で新たにセク
タのエントリを行い、キャッシュメモリ本体１１への新
たな書き込みを行う。
【００１８】図５は、読み出しの処理フローを示す。先
ず、制御部１０で、Ｒ／Ｗ信号から読み出し（Ｒ）であ
ることを検知し、読み出しアドレスＡがキャッシュメモ
リにエントリされているか否かをチェックする（ステッ
プＳ６）。エントリされていれば、キャッシュメモリ本
体１１をアクセスして、そのアドレスのデータを読み出
す（ステップＳ８）。エントリされていなければ、フラ
ッシュメモリ２を直接アクセスして、そのアドレスのデ
ータを読み出す（ステップＳ７）。これは、図２で、制
御部１０が制御部２０へ信号１０ａを通じてその旨を伝
え、制御部２０がＷ／ＲのＲ（読み出し指令）であるこ
とを確認した上でフラッシュメモリ２の該当セクタのア
ドレスＡをアクセスすることで読み出す。また、制御部
２０を設けないで制御部１０がフラッシュメモリ２を直
接アクセスするような構成であれば、制御部１０がＷ／
ＲのＲを確認した上でフラッシュメモリ２のアドレスＡ
をアクセスしてデータを読み出す。
ず、制御部１０で、Ｒ／Ｗ信号から読み出し（Ｒ）であ
ることを検知し、読み出しアドレスＡがキャッシュメモ
リにエントリされているか否かをチェックする（ステッ
プＳ６）。エントリされていれば、キャッシュメモリ本
体１１をアクセスして、そのアドレスのデータを読み出
す（ステップＳ８）。エントリされていなければ、フラ
ッシュメモリ２を直接アクセスして、そのアドレスのデ
ータを読み出す（ステップＳ７）。これは、図２で、制
御部１０が制御部２０へ信号１０ａを通じてその旨を伝
え、制御部２０がＷ／ＲのＲ（読み出し指令）であるこ
とを確認した上でフラッシュメモリ２の該当セクタのア
ドレスＡをアクセスすることで読み出す。また、制御部
２０を設けないで制御部１０がフラッシュメモリ２を直
接アクセスするような構成であれば、制御部１０がＷ／
ＲのＲを確認した上でフラッシュメモリ２のアドレスＡ
をアクセスしてデータを読み出す。
【００１９】図２で、ＲＤ1が図５のステップＳ８での
キャッシュメモリからの読み出しデータ、ＲＤ2が図５
のステップＳ７でのフラッシュメモリからの読み出しデ
ータである。
キャッシュメモリからの読み出しデータ、ＲＤ2が図５
のステップＳ７でのフラッシュメモリからの読み出しデ
ータである。
【００２０】キャッシュメモリから実際にフラッシュメ
モリへ書き込む（書き戻し）際、書き込み時間を短縮す
るため、書き込みの最小単位（ワード単位であれば１６
ビット、バイト単位であれば８ビット）で書き込むデー
タをチェックし、すべてのビットが１の場合は書き込み
をスキップすることが好ましい。上記チェックを入れる
理由としては、フラッシュメモリは消去状態で全てのビ
ットに１がセットされており、フラッシュメモリに書き
込む時はその前にセクタを消去し、セクタ内全てのビッ
トが１の状態になっているため、書き込むデータのビッ
トが全て１の場合、書き込み時間が無駄になるからであ
る。
モリへ書き込む（書き戻し）際、書き込み時間を短縮す
るため、書き込みの最小単位（ワード単位であれば１６
ビット、バイト単位であれば８ビット）で書き込むデー
タをチェックし、すべてのビットが１の場合は書き込み
をスキップすることが好ましい。上記チェックを入れる
理由としては、フラッシュメモリは消去状態で全てのビ
ットに１がセットされており、フラッシュメモリに書き
込む時はその前にセクタを消去し、セクタ内全てのビッ
トが１の状態になっているため、書き込むデータのビッ
トが全て１の場合、書き込み時間が無駄になるからであ
る。
【００２１】本方式では、別セクタが新エントリされる
時には、旧エントリのセクタデータをフラッシュメモリ
に書き込む（書き戻し）ことにしたが、こうした別セク
タのエントリの要求がなければ、最新のキャッシュメモ
リの内容が実際のフラッシュメモリへ反映されるタイミ
ングがない。そのためには、強制的に書き戻すタイミン
グを設定するやり方をとってもよい。更にシステムの終
了時、または装置の電源断時にキャッシュメモリの内容
を実際のフラッシュメモリへ書き戻す処理を行うように
することが好ましい。
時には、旧エントリのセクタデータをフラッシュメモリ
に書き込む（書き戻し）ことにしたが、こうした別セク
タのエントリの要求がなければ、最新のキャッシュメモ
リの内容が実際のフラッシュメモリへ反映されるタイミ
ングがない。そのためには、強制的に書き戻すタイミン
グを設定するやり方をとってもよい。更にシステムの終
了時、または装置の電源断時にキャッシュメモリの内容
を実際のフラッシュメモリへ書き戻す処理を行うように
することが好ましい。
【００２２】尚、フラッシュメモリ２の独自のＷ／Ｒの
例もあるため（例えば、一括消去での書き込み指令とそ
の時のリセットデータ、例えばオール“１”）、制御部
２０は、制御部１０に独立して持たせておくことが好ま
しい。更にキャッシュメモリはセクタの中の最大容量と
したが、２セクタ分等の容量の例や逆に、１セクタ分よ
りも小さい容量の例もある。
例もあるため（例えば、一括消去での書き込み指令とそ
の時のリセットデータ、例えばオール“１”）、制御部
２０は、制御部１０に独立して持たせておくことが好ま
しい。更にキャッシュメモリはセクタの中の最大容量と
したが、２セクタ分等の容量の例や逆に、１セクタ分よ
りも小さい容量の例もある。
【００２３】
【発明の効果】本発明によれば、実質書き込み回数の低
減をはかることができた。
減をはかることができた。
【図１】本発明の全体構成例図である。
【図２】本発明のキャッシュメモリ及びフラッシュメモ
リの詳細構成例図である。
リの詳細構成例図である。
【図３】従来の書き込みの処理フローである。
【図４】本発明の書き込みの処理フローである。
【図５】本発明の読み出しの処理フローである。
１ キャッシュメモリ ２ フラッシュメモリ １０、２０ 制御回路 １１ キャッシュメモリ本体（キャッシュメモリ部）
Claims (7)
- 【請求項１】 セクタ区分されたフラッシュメモリと、
セクタをエントリ可能なキャッシュメモリと、を備え
て、セクタを特定しての書き込み／読み出しを行う際
に、このセクタがエントリされていれば、書き込み／読
み出しはキャッシュメモリに対して行い、エントリされ
ていなければ、読み出しに対してはフラッシュメモリを
アクセスすることで行い、書き込みに対してはこのセク
タをキャッシュメモリに新エントリした上で、キャッシ
ュメモリに対して行うものとしたフラッシュメモリ駆動
方法。 - 【請求項２】 セクタの新エントリの前の段階で、旧エ
ントリのセクタがあればそのセクタデータをキャッシュ
メモリからフラッシュメモリに書き戻し、その後で上記
セクタの新エントリを行うものとしたフラッシュメモリ
駆動方法。 - 【請求項３】 エントリされたキャッシュメモリ上のセ
クタデータは、システム終了時又は電源断時に、フラッ
シュメモリに書き戻すものとした請求項１のフラッシュ
メモリ駆動方法。 - 【請求項４】 セクタ区分されたフラッシュメモリと、
セクタ単位の容量を持つキャッシュメモリ部と、キャッ
シュメモリ部にエントリするセクタを記憶しキャッシュ
メモリ部の書き込み読み出しの制御、フラッシュメモリ
の書き込み／読み出しの制御を行う制御手段とを備える
と共に、この制御手段は、 セクタを特定しての書き込み／読み出しを行う際に、こ
のセクタがエントリされていれば、書き込み／読み出し
はキャッシュメモリ部に対して行い、エントリされてい
なければ、読み出しに対してはフラッシュメモリをアク
セスすることで行い、書き込みに対してはこのセクタを
キャッシュメモリに新エントリした上で、キャッシュメ
モリ部に対して行うものとしたフラッシュメモリ装置。 - 【請求項５】 上記制御手段は、セクタの新エントリの
前の段階で、旧エントリのセクタがあればそのセクタデ
ータをキャッシュメモリ部からフラッシュメモリに書き
戻し、その後で上記セクタの新エントリを行うものとし
たフラッシュメモリ装置。 - 【請求項６】 上記制御手段は、システム終了時又は電
源断時に、フラッシュメモリにエントリされたキャッシ
ュメモリ上のセクタデータを書き戻すものとしたフラッ
シュメモリ装置。 - 【請求項７】 キャッシュメモリ部は、フラッシュメモ
リのセクタ区分の中の最大容量を持つものとした請求項
３、４、５のいずれかのフラッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11079309A JP2000276402A (ja) | 1999-03-24 | 1999-03-24 | フラッシュメモリ駆動方法及びフラッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11079309A JP2000276402A (ja) | 1999-03-24 | 1999-03-24 | フラッシュメモリ駆動方法及びフラッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000276402A true JP2000276402A (ja) | 2000-10-06 |
Family
ID=13686265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11079309A Pending JP2000276402A (ja) | 1999-03-24 | 1999-03-24 | フラッシュメモリ駆動方法及びフラッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000276402A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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