JPH1083345A

JPH1083345A - フラッシュ・メモリのデータ更新装置

Info

Publication number: JPH1083345A
Application number: JP23760096A
Authority: JP
Inventors: Jinichi Yoshizawa; 仁一吉沢; Koichi Nara; 宏一奈良; Junichi Tamura; 純一田村; Masao Hayashi; 真作雄林; Akihiro Yasuo; 明弘安尾
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-09-09
Filing date: 1996-09-09
Publication date: 1998-03-31

Abstract

(57)【要約】【課題】本発明は、フラッシュ・メモリのデータ更新装
置に関し、バス・マスタ等がソフトウェアで行っていた
フラッシュ・メモリのデータ更新処理を専用の制御回路
で行うことにより、ソフトウェアの処理負荷を軽減さ
せ、その処理時間を短縮することを目的とする。【解決手段】フラッシュ・メモリと、補助メモリと、制
御回路と、バス・マスタとを備え、該バス・マスタが該
フラッシュ・メモリのデータを読み出す場合は、該フラ
ッシュ・メモリに直接にアクセスし、該バス・マスタが
フラッシュ・メモリのデータ更新を行う場合は、バス・
マスタは補助メモリ上においてデータ更新を行い、該制
御回路がフラッシュ・メモリの更新対象のブロックのイ
レースおよび補助メモリから該フラッシュ・メモリの当
該ブロックへのデータ転送を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＰＵ等のバス・
マスタを備えフラッシュ・メモリを使用してデータのバ
ックアップを行うシステムにおいて、フラッシュ・メモ
リのデータ更新を行う装置に関するものである。

【０００２】かかるシステムにおいては、フラッシュ・
メモリをデータ書換えするための処理時間を短縮し、そ
の処理を行うソフトウェアの負担を軽減することが必要
とされる。

【０００３】

【従来の技術】ＭＰＵを使用した装置においては、同一
の装置で個別の設定をユーザが独自に行い、それに応じ
て動作を変えるような機能を要求された場合に、電源の
供給がない状態でも以前のデータを保持し、電源が再投
入された後には保持データに基づいて以前に動作してい
た状態と同じ状態に戻り、動作を行うような機能が要求
される。

【０００４】このような場合に、プログラマブルな記憶
媒体を使用して、ユーザが設定したデータのバックアッ
プを行うことが必要となり、その記憶媒体はＥＥＰＲＯ
Ｍ、フラッシュ・メモリ、ハードディスク等が考えられ
る。

【０００５】ハードディスクは機械的な動作により大容
量のデータの保持が可能であるが、衝撃に弱く、小型化
に不向きであり、消費電力も大きいことから、その使用
対象が限定される。一方、ＥＥＰＲＯＭ、フラッシュ・
メモリは小型化、省電力化が可能であり、その使用用途
が拡大している。

【０００６】このＥＥＰＲＯＭとフラッシュ・メモリの
特性概要は以下のようになる。

【０００７】〔ＥＥＰＲＯＭ〕バイト単位でのデータ更
新が可能である。但し、データ更新時には更新のための
アクセス・フローが必要であり、データ書込みからその
内容がチップ内のセルに反映されるまでに数十μＳかか
る。また、チップ内一括、またはセクタ単位でのイレー
スが可能である。データの読出しは揮発性メモリと同様
に行える。

【０００８】〔フラッシュ・メモリ〕ビット内容“０”
から“１”への書込みは行えず、その際にはデータのイ
レースを行わなくてはならない。イレースはチップ一
括、セクタ単位で可能である。すなわち、図７に示され
るように、フラッシュ・メモリは複数のセクタ（データ
消去ブロック）からなり、データ更新時には、更新対象
セクタ内の全データを一旦読み出し、読出し後のセクタ
のイレースを行った後に、前記読み出したデータに更新
内容を反映させた値を再び対象セクタ（イレースしたセ
クタ）に書き込まなくてはならない。この書込みの際に
は、ＥＥＰＲＯＭ同様、更新のためのアクセス・フロー
が必要である。データの読出しは揮発性メモリと同様で
ある。

【０００９】このようにＥＥＰＲＯＭはバイト単位での
データ更新が可能であり、小型であるが、その集積度が
小さく、より大量なデータを保持する要求に対して、多
くのチップを使用さぜるを得なくなり、大型化・高消費
電力化が避けられない。これに対して、フラッシュ・メ
モリは集積度が１桁以上向上する。

【００１０】以上のことから、データのバックアップ記
憶媒体に不揮発性のメモリを使用してシステム内のＭＰ
Ｕ等のバス・マスタでその制御を行う場合には、このバ
ックアップ記憶媒体としてその集積度／ハードウェア規
模からフラッシュ・メモリを使用するシステムが増えて
いる。

【００１１】

【発明が解決しようとする課題】一方、フラッシュ・メ
モリを使用した場合には、その特性からデータの更新に
シーケンシャルな制御を必要とし、その処理時間、ソフ
トウェアの負担が大きくなってしまう。

【００１２】すなわち、ＭＰＵ等のバス・マスタを使用
したシステムにおいて、フラッシュ・メモリを使用して
データのバックアップを行う場合には、一般的にバス・
マスタがフラッシュ・メモリの制御を直接に行ってい
た。この場合には、フラッシュ・メモリの特性（セル構
造）から、上記に示すように、ビット内容の“０”から
“１”への書換えを行うには、書換えビット部分を含む
セクタを一旦消去（書換え対象部分の内容をオール
“１”にする）しなくてはならず、また、消去はビット
単位で行えずにセクタ単位（複数バイト単位）でしか行
うことができない。よって、あるデータを書き換える際
には、そのデータが含まれるセクタのデータをセクタ単
位で一旦全て読み出し、読出し後の対象セクタの消去を
行ってから、消去前に読み出したデータから更新部分を
変更したデータを再び対象セクタ（イレース後のセク
タ）に書き込まなくてはならない。また、この消去／書
込みの際にも特別な書込みのフローが必要であり、かつ
それにかかる時間は読出しに比べ桁違いに長くかかり、
フラッシュ・メモリのデータ更新にはファームウェアの
処理負担、時間が大きい。

【００１３】例えば図８に、１セクタ当り６４ｋバイト
の容量を持ち８ビット幅のデータバス幅を持つフラッシ
ュ・メモリをＭＰＵがデータ更新する場合の更新作業フ
ローを例示する。図１に示すように、データ更新（変
更）要求が発生すると、更新該当セクタ・データ読出
し、更新該当セクタ・データ消去、更新該当セクタ・デ
ータ書込みでファイル書換えを行い、その後に更新該当
セクタ・データ読出しを行ってベリファイを行い、デー
タ更新を終了する。図中、括弧内の数字は、１セクタが
６４ｋbyteの場合のアクセス回数を示し、＊＊で示すｎ
は更新のためのアクセス・フローに要するアクセス回数
で一般的にはｎ＝４程度のものであり、＊＊＊で示す終
了までに要する時間は消去で数Ｓec、書込みで数μＳか
かる。

【００１４】このため、ＭＰＵがフラッシュ・メモリの
１バイトのデータを更新する場合でも、フラッシュ・メ
モリに対しては４００，０００回前後アクセスしなくて
はならない。また、フラッシュ・メモリのデータ消去に
は前述のように最大で数秒の時間（消去起動からフラッ
シュ・メモリの内部セルが消去状態となるまで）かか
り、また消去後の書込みにも、データ書込みからその確
定まで最大で数ｍｓかかり、１バイトの更新には数秒を
要することになる。

【００１５】このようなフラッシュ・メモリの特性を考
慮し、ソフトウェアの処理負荷を軽減するために、今ま
でに幾つかの提案がされており、シャドウ・メモリを使
用した方法として、例えば特開平６−９５９５７号、特
開平７−１１４４９９号の方法も提案されている。

【００１６】このように、従来はバス・マスタがフラッ
シュ・メモリのデータの書換えのチェックを行う場合に
は、そのソフトウェア処理負荷／時間が大きかった。

【００１７】本発明は以上の事情に鑑みてなされたもの
であり、バス・マスタ等がソフトウェアで行っていたフ
ラッシュ・メモリのデータ更新処理を専用の制御回路で
行うことにより、ソフトウェアの処理負荷を軽減させ、
その処理時間を短縮することを目的とする。

【００１８】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係るフラッシュ・メモリのデータ更新回
路は、ブロック単位でデータ更新を行うフラッシュ・メ
モリと、少なくとも該ブロック一つ分の記憶容量を持ち
該フラッシュ・メモリのブロックよりも小さい単位でデ
ータの書換えが可能な補助メモリと、該フラッシュ・メ
モリのイレースおよび該フラッシュ・メモリと該補助メ
モリ間のデータ転送を制御する制御回路と、バス・マス
タとを備え、該バス・マスタが該フラッシュ・メモリの
データを読み出す場合は、該フラッシュ・メモリに直接
にアクセスし、該バス・マスタがフラッシュ・メモリの
データ更新を行う場合は、バス・マスタは補助メモリ上
においてデータ更新を行い、該制御回路がフラッシュ・
メモリの更新対象のブロックのイレースおよび補助メモ
リから該フラッシュ・メモリの当該ブロックへのデータ
転送を行うように構成した。

【００１９】このように構成することで、フラッシュ・
メモリの消去単位である一つのブロックと同容量のフラ
ッシュ・メモリ以外のメモリを補助メモリとして、バス
・マスタはフラッシュ・メモリのデータ更新を行う際に
はこの補助メモリ上でデータを更新し、制御回路にて補
助メモリからフラッシュ・メモリへのデータ転送を行う
ことにより、バス・マスタがフラッシュ・メモリのデー
タ更新時にそれにかかる処理負荷／時間を軽減させるこ
とができる。

【００２０】また本発明に係るフラッシュ・メモリのデ
ータ更新装置は、上述の形態において、該補助メモリが
複数個備えられ、これら複数の補助メモリを時間的に交
互にデータ転送用と更新データ・セット用として使用す
るように構成することができる。補助メモリ／フラッシ
ュ・メモリ間でデータ転送を行っている間は、新たに発
生したフラッシュ・メモリのデータ更新要求に対して、
そのデータ転送が終了するまで新たなデータ更新作業が
補助メモリに対して行えないことになるが、上述のよう
に補助メモリを、フラッシュ・メモリのブロック容量を
１単位として複数単位用意することにより、一つの補助
メモリとフラッシュ・メモリ間でデータ転送を行ってい
る間に、他の補助メモリへはバス・マスタからのアクセ
スが可能となり、これを切り換えて使用することにより
高速にフラッシュ・メモリのデータ更新が可能となる。

【００２１】また本発明に係るフラッシュ・メモリのデ
ータ更新装置は、上述の形態において、フラッシュ・メ
モリのデータ更新にあたっては、制御回路がフラッシュ
・メモリのデータをブロック単位で該補助メモリにデー
タ転送して、バス・マスタが該補助メモリのデータ転送
されたデータをデータ更新するように構成することがで
きる。このように構成することで、フラッシュ・メモリ
に既に記憶されているデータを利用してデータ更新を行
うことができる。

【００２２】また本発明に係るフラッシュ・メモリのデ
ータ更新装置は、上述の形態において、該補助メモリは
フラッシュ・メモリ以外のデータ更新が可能な不揮発性
メモリで構成することができる。補助メモリに揮発性の
メモリを使用した場合には、データのバックアップ処理
は補助メモリからフラッシュ・メモリへのデータ更新
（転送）処理が終了しなければ完了しない。これは補助
メモリからフラッシュ・メモリへのデータ転送の間に電
源が切断された場合に、シャドウ・メモリが揮発性であ
るために電源断時に更新データの保持が行えず、電源が
再投入された時に更新前のデータで動作することになる
からである。これに対し外部に補助メモリを持つ構成と
して、補助メモリにフラッシュ・メモリ以外の不揮発性
メモリを使用する場合には、補助メモリ上でデータを更
新した時点でバックアップは完了し、フラッシュ・メモ
リ／補助メモリ間でデータ転送中に電源が切断されても
データ内容の保証ができる。これにより、データのバッ
クアップ作業が終了するまでの時間を短縮できる。

【００２３】また本発明に係るフラッシュ・メモリのデ
ータ更新装置は、上述の形態において、該制御回路は、
フラッシュ・メモリへのデータ転送時に、フラッシュ・
メモリに書き込む前のデータと、データ書込み後に読み
出したデータとを比較することでベリファイを行う構成
とすることができる。フラッシュ・メモリのデータ更新
のためにハード・ロジック等の制御回路にてフラッシュ
・メモリ／補助メモリ間のデータ転送を行い、その動作
の正常性の確認にはバス・マスタからのソフトウェアに
よるフラッシュ・メモリに対するデータ転送後のベリフ
ァイ動作を行わなくてはならない場合には、このベリフ
ァイ動作のためにバス・マスタにかかる処理負担が大き
くなる。。これに対し、制御回路がフラッシュ・メモリ
／補助メモリ間でのデータ転送後にハードウェア等でベ
リファイを行うことで、ソフトウェアによるこれらの処
理が不要になり、ソフトウェアの処理負荷／時間の軽減
となる。

【００２４】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１には本発明に係るフラッシュ・
メモリのデータ更新装置の一実施例が示される。図中、
２はフラッシュ・メモリであり、このフラッシュ・メモ
リ２はｍ〔byte）の容量であり、図７に示すように各々
ｎ〔byte〕単位の複数のセクタ０〜ｊからなる。

【００２５】３はシャドウ・メモリであり、このシャド
ウ・メモリ３はｎ（byte）すなわちフラッシュ・メモリ
２の１セクタ分の記憶容量を持ち、バイト単位で読出し
／書込みが可能である。。シャドウ・メモリ３は揮発
性、不揮発性のいずれでもよい。揮発性メモリとしては
例えば通常のＲＡＭ等が、また不揮発性メモリとしては
例えばｎｖＳＲＡＭ、ＥＥＰＲＯＭ等が利用可能であ
る。

【００２６】１はフラッシュ・メモリ・コントロール回
路であり、ハード・ロジック回路からなる。このフラッ
シュ・メモリ・コントロール回路１は、ＭＰＵ４からの
指示に応答して、フラッシュ・メモリ２とシャドウ・メ
モリ３間でのデータ転送、フラッシュ・メモリ２のイレ
ース（データ消去）などを制御する。

【００２７】なお、シャドウ・メモリ３はフラッシュ・
メモリ・コントロール回路１の外部に外部デバイスとし
て設けられているが、このフラッシュ・メモリ・コント
ロール回路１とシャドウ・メモリ３を１チップに収めた
構成とすることもできる。

【００２８】４はバス・マスタとしてのＭＰＵ（マイク
ロ・プロセッシング・ユニット）であり、装置全体の制
御を司るとともに、後述するようにフラッシュ・メモリ
・コントロール回路１への指示、フラッシュ・メモリ２
からのデータ読出し、シャドウ・メモリ３のデータ更新
等を行うことができる。このＭＰＵ４にはＭＰＵバス６
１が接続されており、バス６２を介してフラッシュ・メ
モリ・コントロール回路１に接続されるとともに、バッ
ファゲート５を介してバス６３に接続される。

【００２９】バス６３はフラッシュ・メモリ・コントロ
ール回路１、フラッシュ・メモリ２、シャドウ・メモリ
３を互いに接続するバスであり、バッファゲート５はバ
ス６１、６３間をオンの時に接続、オフの時に遮断する
回路である。このオン／オフはフラッシュ・メモリ・コ
ントロール回路１から制御される。

【００３０】図２にはフラッシュ・メモリ・コントロー
ル回路１の詳細な構成例が示される。図示するように、
バス６２と接続されるＭＰＵインタフェース部１０、内
部制御レジスタ部１１、フラッシュ・イレース制御部１
２（以下、イレース制御部１２と略す）、フラッシュ→
シャドウ・データ転送制御部１３（以下、Ｆ／Ｓデータ
転送制御部１３と略す）、シャドウ→フラッシュ・デー
タ転送制御部１４（以下、Ｓ／Ｆデータ転送制御部１４
と略す）、制御信号セレクト部１５、アドレス・セレク
ト部１６、データ・セレクト部１７を含み構成される。

【００３１】ＭＰＵインタフェース部１０はバス６２を
介してＭＰＵ４との間でデータ送受をインタフェースす
る回路である。内部制御レジスタ部１１はＭＰＵインタ
フェース部１０を介してＭＰＵ４が受信した各種制御情
報を保持するレジスタを含む回路であり、この制御情報
としては例えば、制御対象アドレス、フラッシュ・メモ
リ書込み指示、シャドウ・メモリ書込み指示、フラッシ
ュ・メモリ・イレース指示などがあり、各制御情報はレ
ジスタに保持される。これらの制御情報のうち、制御対
象アドレスは制御部１２〜１４に共通に与えられ、フラ
ッシュ・メモリ書込み指示はＳ／Ｆデータ転送制御部１
４に、シャドウ・メモリ書込み指示はＦ／Ｓデータ転送
制御部１３に、フラッシュ・メモリ・イレース指示はイ
レース制御部１２にそれぞれ与えられる。

【００３２】内部制御レジスタ部１１はＭＰＵ４から、
制御（更新・イレース・読出し）の対象アドレスとその
制御指示を受けて、イレース制御部１２、Ｆ／Ｓデータ
転送制御部１３、Ｓ／Ｆデータ転送制御部１４を起動す
る。

【００３３】これを受けて、イレース制御部１２は、内
部制御レジスタ部１１の制御のもとで、フラッシュ・メ
モリ２の対象セクタ（制御対象アドレスに対応するも
の）のアドレスとイレース・コードを発生し、フラッシ
ュ・メモリ２の対象アドレス領域をイレースし、後にイ
レースの完了確認を行う。

【００３４】またＦ／Ｓデータ転送制御部１３は対象ア
ドレス領域データのフラッシュ・メモリ２からシャドウ
・メモリ３へのデータ転送を行う。すなわち、シャドウ
・メモリ３は、内部制御レジスタ部１１の制御のもと
で、フラッシュ・メモリ２の対象セクタのデータを読み
出し、そのデータをシャドウ・メモリ３に書き込み、そ
の後にシャドウ・メモリ３から今書込みを行った書込み
番地のデータを読み出し、書込み値との比較（ベリファ
イ）を行ってその書込み処理の正当性を確認する。

【００３５】またＳ／Ｆデータ転送制御部１４は対象ア
ドレス領域データのシャドウ・メモリ３からフラッシュ
・メモリ２へのデータ転送を行う。すなわち、Ｓ／Ｆデ
ータ転送制御部１４は、内部制御レジスタ部１１の制御
のもとで、シャドウ・メモリ３の対象データを読み出
し、そのデータをフラッシュ・メモリ２の対象セクタに
書き込み、その後にフラッシュ・メモリ２から今書込み
を行った書込み番地のデータを読み出し、書込み値との
比較（ベリファイ）を行ってその書込み処理の正当性を
確認する。

【００３６】制御信号セレクト部１５、アドレス・セレ
クト部１６、データ・セレクト部１７はバス６３の制御
信号線、アドレス線、データ線をそれぞれ制御部１２〜
１４のうちの一つに選択的に接続するものであり、内部
制御レジスタ部１１の制御のもと、フラッシュ・メモリ
２、シャドウ・メモリ３、Ｓ／Ｆデータ転送制御部１４
が各々生成する各信号を選択して外部（バス６３）との
インタフェースを行う。

【００３７】図３にはイレース制御部１２の詳細な構成
例が示される。図示のように、制御信号発生部１２１、
フラッシュ・イレース・チェック部１２２、フラッシュ
・イレース・コード生成部１２３、アドレス生成カウン
タ１２４を含み構成される。これらの回路１２１〜１２
４には内部制御レジスタ部１１からのフラッシュ・イレ
ース起動指示が入力されており、制御信号発生部１２１
の制御信号は制御信号セレクト部１５に出力され、フラ
ッシュ・イレース・チェック部１２２にはデータ・セレ
クト部１７からのデータが入力され、フラッシュ・イレ
ース・コード生成部１２３の出力コードはデータ・セレ
クト部１７に入力され、アドレス生成カウンタ１２４の
出力アドレスはアドレス・セレクト部１６に入力され
る。このアドレス生成カウンタ１２４は、入力された制
御対象アドレスに基づいて、フラッシュ消去対象セクタ
のイレース・アドレスを順次に発生する。

【００３８】このイレース制御部１２では、内部制御レ
ジスタ部１１を通してフラッシュ・イレース起動指示を
受けると、フラッシュ消去対象セクタのイレース・アド
レスとコード（データ）をアドレス生成カウンタ１２４
とフラッシュ・イレースコード生成部１２３から出力
し、１アドレス毎にデータが“１”となるまで読み出し
を繰り返す。対象セクタの全アドレスの消去がフラッシ
ュ・イレース・チェック部１２２で確認されて、イレー
スの終了となる。

【００３９】図４にはＦ／Ｓデータ転送制御部１３の詳
細な構成例が示される。図示のように、制御信号発生部
１３１、データ・バッファ部１３２、アドレス生成カウ
ンタ１３３を含み構成される。これらの回路１３１〜１
３３には内部制御レジスタ部１１からのシャドウ書込み
指示（フラッシュ→シャドウ・データ転送起動指示）が
入力されており、制御信号発生部１３１の制御信号は制
御信号セレクト部１５に出力され、データ・バッファ部
１３２のバッファ・データはデータ・セレクト部１７に
接続され、アドレス生成カウンタ１３３の出力アドレス
はアドレス・セレクト部１６に入力される。このアドレ
ス生成カウンタ１３３は、入力された制御対象アドレス
に基づいて、データ転送元のアドレス（フラッシュ・メ
モリ２の対象セクタのアドレス）とデータ転送先のアド
レス（シャドウ・メモリ３のアドレス）を順次に発生す
る。

【００４０】このＦ／Ｓデータ転送制御部１３では、内
部制御レジスタ部１１を通してフラッシュ書込み指示を
受けると、１アドレス毎に、フラッシュ・メモリ２から
読み出したデータをデータ・バッファ部１３２に保持し
次にはその保持データをシャドウ・メモリ３に書き込む
処理を行い、これをフラッシュ・メモリ２の対象セクタ
分だけ繰り返す。データ転送時のベリファイを行う場合
は、１アドレス毎に、シャドウ・メモリ３への書込み後
に、いま書き込んだアドレスから読出しを行い、その読
出しデータをデータ・バッファ部１３２に保持されてい
るデータ（書込みデータ）と比較して、データ転送の正
当性を確認する。

【００４１】図５にはＳ／Ｆデータ転送制御部１４の詳
細な構成例が示される。図示のように、制御信号発生部
１４１、フラッシュ書込みコード生成部１４２、データ
・バッファ部１４３、アドレス生成カウンタ１４４を含
み構成される。これらの回路１４１〜１４４には内部制
御レジスタ部１１からのフラッシュ書込み指示（シャド
ウ→フラッシュ・データ転送起動指示）が入力されてお
り、制御信号発生部１４１の制御信号は制御信号セレク
ト部１５に出力され、フラッシュ書込みコード生成部１
４２のコードはデータ・セレクト部１７に入力され、デ
ータ・バッファ部１４３のバッファ・データはデータ・
セレクト部１７に接続され、アドレス生成カウンタ１４
４の出力アドレスはアドレス・セレクト部１６に入力さ
れる。このアドレス生成カウンタ１２４は、入力された
制御対象アドレスに基づいて、転送元のシャドウ・メモ
リ３のアドレスおよび転送先のフラッシュ・メモリ２の
対象セクタのアドレスを順次に発生する。

【００４２】このＳ／Ｆデータ転送制御部１４では、内
部制御レジスタ部１１を通してフラッシュ書込み指示を
受けると、１アドレス毎に、フラッシュ・メモリ２から
読み出したデータをデータ・バッファ部１４３に保持
し、そのデータをフラッシュ・メモリ２に書き込む処理
を行い、これをフラッシュ・メモリ２の１セクタ分だけ
繰り返す。フラッシュ・メモリ２へのデータ書込みの際
に、フラッシュ書込みコード生成部１４２のデータ転送
時のベリファイを行う場合は、１アドレス毎に、フラッ
シュ・メモリ２への書込み後に、いま書き込んだアドレ
スからデータの読出しを行い、この読出しデータをデー
タ・バッファ部１４３の保持データ（書込みデータ）と
比較して、データ転送の正当性の確認を行う。

【００４３】以下、本実施例装置の動作を説明する。（１）ＭＰＵ４がフラッシュ・メモリ２のデータを読み
出す場合ＭＰＵ４がフラッシュ・メモリ２から直接にデータの読
出しを行う時、ＭＰＵ４はフラッシュ・メモリ・コント
ロール回路１がデータ転送動作を行っているか否かをバ
ス６２を介して確認する。データ転送動作中の場合に
は、ＭＰＵ４はフラッシュ・メモリ２にアクセスできな
いので、そのデータ転送動作の終了を待つ。また、フラ
ッシュ・メモリ・コントロール回路１はフラッシュ・メ
モリ２／シャドウ・メモリ３間でデータ転送を行ってい
る状態では、ＭＰＵ４がフラッシュ・メモリ２にアクセ
スするとバス６３にてデータが衝突するので、バッファ
ゲート５を制御することにより、ＭＰＵ４からのフラッ
シュ・メモリ２に対するアクセスを切断する。

【００４４】このように、フラッシュ・メモリ２のデー
タを読み出す際に、シャドウ・メモリ３を介さずに直接
にフラッシュ・メモリ２にアクセスすることにより、フ
ラッシュ・メモリ２のデータ読出し時のフラッシュ・メ
モリ２／シャドウ・メモリ３間でのデータ転送時間を無
くし、高速にアクセスすることが可能になる。

【００４５】フラッシュ・メモリ・コントロール回路１
がフラッシュ・メモリ２／シャドウ・メモリ３間でデー
タ転送を行っていない時には、ＭＰＵ４はフラッシュ・
メモリ２に対しアクセス可能であり、データの読出しは
直接にバス６１にてバッファゲート５を介してフラッシ
ュ・メモリ２にアクセスする。

【００４６】（２）ＭＰＵ４がフラッシュ・メモリ２の
データを書き換える場合ＭＰＵ４がフラッシュ・メモリ２のデータ更新を行う場
合には、直接、フラッシュ・メモリ２にアクセスせず
に、書換えデータをシャドウ・メモリ３に書き込み、フ
ラッシュ・メモリ・コントロール回路１にてフラッシュ
・メモリ２／シャドウ・メモリ３間のデータ転送を行
う。

【００４７】ＭＰＵ４はフラッシュ・メモリ・コントロ
ール回路１がデータ転送動作を行っているか否かをバス
６２で確認する。データ転送動作中の場合には、そのデ
ータ転送動作の終了を待つ。

【００４８】フラッシュ・メモリ・コントロール回路１
がデータ転送動作中でない時、ＭＰＵ４はフラッシュ・
メモリ・コントロール回路１に対しフラッシュ・メモリ
２の書換え対象領域のセクタからシャドウ・メモリ３へ
のデータ転送を指示し、それを受けたフラッシュ・メモ
リ・コントロール回路１は、Ｆ／Ｓデータ転送制御部１
３を起動して、フラッシュ・メモリ２からシャドウ・メ
モリ３に対象セクタのデータを転送する。データの転送
が終了した後、ＭＰＵ４はシャドウ・メモリ３上で転送
データにおける書換え対象番地のデータを更新し、後に
フラッシュ・メモリ・コントロール回路１に対し、シャ
ドウ・メモリ３からフラッシュ・メモリ２へのデータ転
送を指示する。それを受けたフラッシュ・メモリ・コン
トロール回路１は、フラッシュ・メモリ２を起動して、
フラッシュ・メモリ２の対象セクタの消去を行い、後に
Ｓ／Ｆデータ転送制御部１４を起動して、シャドウ・メ
モリ３からフラッシュ・メモリ２の対象セクタに更新済
データのデータ転送を行う。

【００４９】このような方法でデータ更新を行えば、複
数のデータ更新を行う場合でも、それら複数のデータ更
新部分がフラッシュ・メモリ２の同一セクタ内であるな
らば、１回のシーケンスにてデータ更新を行える。

【００５０】なお上述の態様の他、フラッシュ・メモリ
２のデータ更新にあたり、フラッシュ・メモリ・コント
ロール回路１がフラッシュ・メモリ２からシャドウ・メ
モリ３への対象セクタのデータ転送を行わずに、ＭＰＵ
４がシャドウ・メモリ３上において対象セクタの更新デ
ータを直接に作成し、これをフラッシュ・メモリ・コン
トロール回路１がシャドウ・メモリ３からフラッシュ・
メモリ２に転送するようにしてもよい。

【００５１】図６には本発明の他の実施例が示される。
この実施例はシャドウ・メモリ３をセクタ単位に複数使
用した場合のものであり、この例ではシャドウ・メモリ
３をセクタ容量の２倍としている。上述の図１の実施例
では、バッファゲート５を制御してバス６３をＭＰＵ４
から切断している間は、ＭＰＵ４はシャドウ・メモリ３
へのアクセスを行えなかったため、フラッシュ・メモリ
２／シャドウ・メモリ３間でのデータ転送とシャドウ・
メモリ３上でのデータ更新を同時に行えず、時間的な効
率が悪かった。この図６の実施例ではシャドウ・メモリ
３をセクタの容量の複数倍にし、図６のような接続構成
とすることにより、一つのセクタ容量に相当するシャド
ウ・メモリ３をデータ転送用としてＭＰＵ４からのアク
セスを切断し、他のシャドウ・メモリ３を書換えデータ
・セット用（更新用）としてＭＰＵ４からのアクセスを
可能にすることにより、シャドウ・メモリ３／フラッシ
ュ・メモリ２間でのデータ転送中でも次のフラッシュ・
メモリの書換えのためのシャドウ・メモリ３に対するＭ
ＰＵ４のアクセスを可能にしている。

【００５２】図６において、シャドウ・メモリはシャド
ウ・メモリ３₁と３₂の二つを用意し、一方をデータ転
送用としている時は他方をデータ更新用とする。バッフ
ァゲートは都合６つ設ける。すなわち、バス６１とシャ
ドウ・メモリ３₁、３₂間を接続／切断するためのバッ
ファゲート５₁、５₂、フラッシュ・メモリ２とシャド
ウ・メモリ３₁、３₂間を接続／切断するためのバッフ
ァゲート５₂、５₅、フラッシュ・メモリ・コントロー
ル回路１とシャドウ・メモリ３₁、３₂間を接続／切断
するためのバッファゲート５₃、５₆とする。バッファ
ゲート５₁、５ ₅、５₆は同期してオン／オフされ、バ
ッファゲート５₄、５₂、５₃はバッファゲート５₁、
５₅、５₆と逆位相で同期してオン／オフされる。

【００５３】以下、この実施例装置の動作を説明する。
前述の（２）に示す手順の中で、ＭＰＵ４がフラッシュ
・メモリ２のデータを書き換えるにあたり、シャドウ・
メモリ３₁を使用してデータの書換えを行う場合には、
フラッシュ・メモリ・コントロール回路１がバッファゲ
ート５₁、５₅、５₆をオフとし、バッファゲート
５ ₂、５₃、５₄をオンになるように制御して、シャド
ウ・メモリ３₁／フラッシュ・メモリ２間を導通させて
その間でデータ転送を行う。その間、ＭＰＵ４はシャド
ウ・メモリ３₂にはバッファゲート５₄を介してアクセ
ス可能であるので、次のフラッシュ・メモリ２の書換え
のためのシャドウ・メモリに対する更新データのセット
をシャドウ・メモリ３₂に対して行う。

【００５４】シャドウ・メモリ３₂によるフラッシュ・
メモリ２のデータ書換えが終了したなら、ＭＰＵ４はフ
ラッシュ・メモリ・コントロール回路１にバッファゲー
ト５ ₁〜５₆の制御をそれぞれ反転し、シャドウ・メモ
リ３₂をデータ転送用、シャドウ・メモリ３₁を書換え
データ・セット用にすることにより、既にシャドウ・メ
モリ３₂に書換えデータがセット完了なら直ちにフラッ
シュ・メモリ２／シャドウ・メモリ３₂間のデータ転送
指示をかけることができる。

【００５５】この実施例はシャドウ・メモリ３を２セク
タ単位分設けたものであるが、さらにシャドウ・メモ
リをセクタ単位に２以上使用した場合にも上記と同様の
フラッシュ・メモリの書換え制御が行える。なお、シャ
ドウ・メモリ３は物理的に二つ以上のデバイスに分かれ
ているものである必要はなく、例えばデュアル・ポート
・メモリのように読出しと書込みが同時に行えるもので
あれば、２セクタ単位以上の記憶容量を持つ物理的には
一つのデバイスからなるものであってもよい。すなわち
論理的に二つの記憶機能を持つものであればよい。

【００５６】上述の各実施例において、シャドウ・メモ
リにフラッシュ・メモリ以外の不揮発性メモリ（例えば
ｎｖＳＲＡＭ、ＥＥＰＲＯＭ）を使用した場合、次のよ
うな利点がある。すなわち、上述のデータ更新手順にお
いて、シャドウ・メモリ３₁、３₂にフラッシュ・メモ
リ以外の不揮発性メモリを使用し、フラッシュ・メモリ
・コントロール回路１がＭＰＵ４から指示されるフラッ
シュ・メモリ２の書換え対象のセクタ情報を不揮発性の
メモリに保持した場合、フラッシュ・メモリ２のデータ
書換えフローの中でフラッシュ・メモリ・コントロール
回路１によりフラッシュ・メモリ２からシャドウ・メモ
リ３₁若しくは３₂に書換え対象セクタのデータを転送
し更にその後ＭＰＵ４がシャドウ・メモリ３₁若しくは
３₂に書換えデータをセットした時点でバックアップは
完了する。もしこの時点で電源が切断された場合には、
その後の電源が再投入された際に、フラッシュ・メモリ
・コントロール回路１は内部に保持しているフラッシュ
・メモリ２の書換え対象セクタ情報をもとに、シャドウ
・メモリ３₁若しくは３₂のデータをフラッシュ・メモ
リ２に転送する。これにより、バックアップ・データの
更新作業の完了までの時間を短縮できる。

【００５７】

【発明の効果】以上に述べたように、本発明によれば、
バス・マスタ等がソフトウェアで行っていたフラッシュ
・メモリのデータ更新処理を専用の制御回路で行うこと
により、ソフトウェアの処理負荷を軽減させ、その処理
時間を短縮することができる。かかるデータ更新装置
は、フラッシュ・メモリをデータのバックアップ媒体に
使用するシステムに有効である。

【図面の簡単な説明】

【図１】本発明の一実施例としてのフラッシュ・メモリ
のデータ更新装置を示すブロック図である。

【図２】実施例装置におけるフラッシュ・メモリ・コン
トロール回路の詳細な構成例を示す図である。

【図３】実施例装置のフラッシュ・メモリ・コントロー
ル回路内のイレース制御部の詳細な構成例を示す図であ
る。

【図４】実施例装置のフラッシュ・メモリ・コントロー
ル回路内のＦ／Ｓデータ転送制御部の詳細な構成例を示
す図である。

【図５】実施例装置のフラッシュ・メモリ・コントロー
ル回路内のＳ／Ｆデータ転送制御部の詳細な構成例を示
す図である。

【図６】本発明の他の実施例としてのフラッシュ・メモ
リのデータ更新装置を示すブロック図である。

【図７】フラッシュ・メモリのデータ消去ブロックの構
成例を示す図である。

【図８】従来のＭＰＵ処理によるフラッシュ・メモリを
使用した場合のデータ更新作業の手順を示す図である。

【符号の説明】

１フラッシュ・メモリ・コントロール回路２フラッシュ・メモリ３シャドウ・メモリ４ＭＰＵ（マイクロ・プロセッシング・ユニット）５バッファゲート１０ＭＰＵインタフェース部１１内部制御レジスタ部１２イレース制御部１３Ｆ／Ｓデータ転送制御部１４Ｓ／Ｆデータ転送制御部１５制御信号セレクト部１６アドレス・セレクト部１７データ・セレクト部６１〜６３バス１２１、１３１、１４１制御信号発生部１２２フラッシュ・イレース・チェック部１２３フラッシュ・イレース・コード生成部１２４、１３３、１４４アドレス生成部１３２、１４３データ・バッファ部１４２フラッシュ・ライト・コード生成部

───────────────────────────────────────────────────── フロントページの続き (72)発明者田村純一神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者林真作雄神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者安尾明弘大阪府大阪市中央区城見２丁目２番６号富士通関西ディジタル・テクノロジ株式会社内

Claims

【特許請求の範囲】

【請求項１】ブロック単位でデータ更新を行うフラッシ
ュ・メモリと、少なくとも該ブロック一つ分の記憶容量
を持ち該フラッシュ・メモリのブロックよりも小さい単
位でデータの書換えが可能な補助メモリと、該フラッシ
ュ・メモリのイレースおよび該フラッシュ・メモリと該
補助メモリ間のデータ転送を制御する制御回路と、バス
・マスタとを備え、該バス・マスタが該フラッシュ・メ
モリのデータを読み出す場合は、該フラッシュ・メモリ
に直接にアクセスし、該バス・マスタがフラッシュ・メ
モリのデータ更新を行う場合は、バス・マスタは補助メ
モリ上においてデータ更新を行い、該制御回路がフラッ
シュ・メモリの更新対象のブロックのイレースおよび補
助メモリから該フラッシュ・メモリの当該ブロックへの
データ転送を行うように構成したフラッシュ・メモリの
データ更新装置。
【請求項２】該補助メモリが複数個備えられ、これら複
数の補助メモリを時間的に交互にデータ転送用と更新デ
ータ・セット用として使用するように構成した請求項２
記載のフラッシュ・メモリのデータ更新装置。
【請求項３】フラッシュ・メモリのデータ更新にあたっ
ては、制御回路がフラッシュ・メモリのデータをブロッ
ク単位で該補助メモリにデータ転送して、バス・マスタ
が該補助メモリのデータ転送されたデータをデータ更新
するように構成した請求項１または２記載のフラッシュ
・メモリのデータ更新装置。
【請求項４】該補助メモリはフラッシュ・メモリ以外の
データ更新が可能な不揮発性メモリで構成した請求項１
〜３のいずれかに記載のフラッシュ・メモリのデータ更
新装置。
【請求項５】該制御回路は、フラッシュ・メモリへのデ
ータ転送時に、フラッシュ・メモリに書き込む前のデー
タと、データ書込み後に読み出したデータとを比較する
ことでベリファイを行う請求項１〜４のいずれかに記載
のフラッシュ・メモリのデータ更新装置。
【請求項６】該制御回路はハードウェア・ロジック回路
で構成した請求項１〜５のいずれかに記載のフラッシュ
・メモリのデータ更新装置。