KR100814247B1

KR100814247B1 - 집적 회로

Info

Publication number: KR100814247B1
Application number: KR1020027002472A
Authority: KR
Inventors: 겔크한스-요아침; 코흐스테판; 가피쉬스테펜
Original assignee: 엔엑스피 비 브이
Priority date: 2000-06-27
Filing date: 2001-06-20
Publication date: 2008-03-17
Also published as: ATE293810T1; JP2012198935A; DE60110227D1; JP5076133B2; US20020013874A1; KR20030009290A; EP1297434B1; US6735661B2; EP1297434A1; DE60110227T2; WO2002001375A1; JP2004502240A

Abstract

본 발명은 마이크로프로세서 IC의 구조 및 설계에 관한 것으로, 특히 비휘발성의, 소위 플래쉬 메모리의 IC내로의 내장 또는 집적화에 관한 것이다. 이러한 플래쉬 메모리는 IC상에 플래쉬 메모리를 하나이상의 마이크로프로세서에 동작상 연결하는 전용 플래쉬 버스를 제공함으로써 집적될 수 있다. 불행히도, 플래쉬 메모리는 통상적인 근래의 마이크로프로세서와 비교할 때에 비교적 긴 액세스 시간을 가진다. 플래쉬 메모리가 마이크로프로세서(들)와 페이스를 유지하기 위하여, 전용 플래쉬 버스(2)는 플래쉬 메모리(1)를 마이크로프로세서(3)에 연결하며, 상기 플래쉬 버스(2)는 마이크로프로세서의 데이터 버스(8)의 폭 n 보다 큰 폭 m을 가진다. 바람직하게, 폭 m은 폭 n의 정수배이다. 다수의 중간 저장 레지스터(4)는 폭 변환을 수행하기 위하여 플래쉬 버스(2)를 마이크로프로세서(3)의 데이터 버스(8)에 접속한다. 이들 중간 저장 레지스터(4)는 추가적인 태그 레지스터(5)와 함께 마이크로프로세서의 데이터 요청에 대한 캐쉬로 기여할 수 있어서, IC의 잠재 속도를 더 증가시킨다.

Description

집적 회로{INTEGRATED CIRCUIT WITH FLASH}

본 발명은 집적 회로(IC)의 구조 및 설계에 관한 것으로, 특히 비휘발성, 플래쉬 메모리를 IC내에 내장(embedding) 또는 집적(integration)하는 것에 관한 것이다. 이러한 비휘발성 메모리를 마이크로프로세서와 함께 내장 또는 집적하는 것은 자동차 또는 다른 네비게이션(navigation)용 목적의 GPS 응용에서의 이동 전화, 개인용 정보 단말기(personal digital assistant)에서 이용되는 IC에서 빈번히 소망되거나 요구된다.

플래쉬 메모리를 칩 내에 내장하는 것은 이러한 내장이 기대되는 장점들을 나타내기 전에 해결되어야 하는 몇몇 문제점들을 야기한다. 이러한 문제점들 중 하나는 본래 통상적인 플래쉬 메모리의 액세스 시간이 IC상의 다른 구성 요소의 액세스 시간과는 상당히 다르다는 점이다.

따라서, 본 발명은 소정의 IC 상의 많은 구성 요소와 비교할 때에, 특히 판독 전용 메모리(ROM) 또는 오늘날의 고속의 마이크로프로세서 및/또는 그 버스와 비교할 때에 플래쉬 메모리의 절대 속도가 상당히 낮다는 특정한 문제점에 대한 해 결책을 제공하기 위한 것이다.

IC내에 내장된 플래쉬 메모리 또는 다른 비휘발성 메모리는, 예를 들면 Feldman 등의 공개된 PCT 출원 WO 0025208 및 Ozcelik 등의 WO 0025250에 나타나 있다. 그러나, 이들 2개의 특허 출원 공보는 상기 기술된 문제점들, 소위 IC상의 플래쉬 메모리와 프로세서 사이의 데이터 경로 폭이 달라지는 것을 해결하지 못한다. Mok의 미국 특허 5,493,534는, 말하자면 버퍼에 의해서 프로세서 버스로부터 격리된 칩 상에 내장된 마이크로컨트롤러용 전기적 프로그램가능 및 소거가능 프로그램 메모리를 기술함으로써 좀더 근접한다. 그러나, Mok 역시 버스와 플래쉬 메모리의 데이터 폭이 달라지는 문제점에 대한 분명하고 확실한 해결책을 제시하지 않고 있다.

발명의 개요

하나 이상의 마이크로프로세서와 함께 집적되는 플래쉬 메모리의 포텐셜(potential)을 촉진하기 위하여, 플래쉬 메모리의 전체 액세스 시간은 마이크로프로세서의 클럭킹 레이트(clocking rate)와 페이스(pace)를 유지하여 기대 성능을 획득하여야 한다. 상기 언급된 바와 같이, 플래쉬 메모리는 통상적으로 비교적 긴 액세스 시간을 가지므로, 관련된 마이크로프로세서를 플래쉬 메모리 액세스 시간 보다 높은 클럭킹 레이트로 동작시키는 경우에 문제점이 방지될 수 있다.

본 명세서에서, 본 발명은 해결책을 제공한다. 본 발명은 이러한 IC의 전체 속도를 증가시키는 작용을 하는 많은 발명 방식을 제안함으로써, 성능의 최대화에 중점이 있는 IC상의 프로세서 환경에서 내장 플래쉬 메모리의 기능을 향상시키는 방법을 기술한다.

요약하면, 본 발명은 2개의 방식 중 하나 또는 모두를 이용하여 상기 기술된 문제점들을 해결한다.

1. 한가지 방식은 내장된 플래쉬 메모리의 데이터 워드 폭을 증가시켜서 액세스 시간 성능을 보상하는 것이다.

2. 다른 방식은 데이터 캐쉬, 특히 중간 데이터 저장 레지스터를 단일 또는 다수의 라인 데이터 캐쉬로 이용함으로써 제공하는 것이다.

플래쉬 메모리를 가지는 IC, 전용 플래쉬 버스 및 많은 플래쉬 메모리 지원 블록, 특히 프로세서(또는 멀티프로세서) 환경으로의 접속 또는 브리지(bridge)를 설명하는 실시예에 대한 아래의 설명으로부터 고려될 수 있는 다른 추가 사항 및 변형이 존재한다.

상기 언급된 제 1 방식은 내장 플래쉬 메모리의 데이터 워드 폭을 프로세서 버스의 폭의 배수로 증가시키는 것이다. 그런 다음, 플래쉬 메모리를 프로세서 버스에 접속시키는 플래쉬 브리지는 한 번에 프로세서 데이터 워드의 전체 프로세서 블록을 중간 저장 레지스터에 스왑핑(swapping)함으로써 플래쉬 메모리를 액세스한다. 이제 프로세서는, 플래쉬 메모리를 매 프로세서 페치 싸이클마다 액세스하지 않아도 중간 레지스터로부터 워드를 한 번에 페치(fetch)할 수 있다. 물론, 다수의 중간 저장 레지스터가 이용될 수도 있다.

상기 언급된 제 2 방식은 중간 데이터 저장 레지스터를 하나 이상의 라인을 가지는 캐쉬로 이용할 수 있게 하는 어드레스 태그 레지스터를 제공하는 것이다. 최근에 이용된 액세스는, 이제 중간 저장 레지스터에 의해서 직접적으로 제공되어 마이크로프로세서 액세스가 엄격하게 순차적이 아닌 경우에도, 플래쉬 메모리 액세스를 방지할 것이다. 요구된 어드레스가 캐쉬 내에 존재하지 않는 경우에만 플래쉬 메모리가 액세스되어 중간 저장 레지스터가 갱신될 것이다. 이러한 캐슁 개념(caching concept)은 플래쉬 메모리만을 위한 "보조 캐쉬"로 이용되며, 이는 범용 캐쉬(common cache)와는 다르다. 즉, 상기 언급된 플래쉬 브리지는 플래쉬 메모리로의 버퍼 액세스를 위한 보조 캐쉬로만 이용된다. 소위 보조 캐쉬는 프로세서에 직접 접속되는 주 캐쉬와 직렬로 배치한다. 그 원리는 본 기술 분야의 당업자에게 잘 알려져 있어, 더 이상 설명될 필요가 없을 것이다.

아래에서, 본 발명의 실시예가 나타날 것이다. 3개의 도면은 내장 플래쉬 메모리(an embedded flash memory)를 구비하는 IC에 관한 이러한 실시예를 나타낸다.

도 1은 플래쉬 브리지(a flash bridge)의 데이터 경로를 포함하는 전체 시스템을 도시하는 도면,

도 2는 이동 단말기용 IC에서의 실시예를 도시하는 도면,

도 3은 도 2의 캐쉬 제어기의 다양한 상태를 도시하는 도면.

도 1은 플래쉬 메모리(a flash memory)(1)와 마이크로프로세서(3)를 접속시키는 플래쉬 브리지(a flash bridge)의 판독 데이터 경로를 도시한다. 플래쉬 메모리로부터 배출되는 데이터 버스(2)는 m 비트 폭이며, 이 폭 m은 마이크로프로세서의 데이터 버스(8)의 폭 n의 p배이다. 즉, m = p*n이며, 여기서 p는 레지스터의 개수이다. 이러한 레지스터의 뱅크(4)(도 1의 Reg.1 내지 Reg.p)는 중간 저장 장치로 작용한다. 일단 폭 m인 메모리 라인이 레지스터 뱅크(4)로 전송된 경우에는, 마이크로프로세서는 멀티플렉서(7) 및 데이터 버스(8)를 통하여 한번에 n 비트를 판독할 수 있게 된다. 이것은 마이크로프로세서 액세스가 순차적인 경우에 특히 바람직한데, 이는 플래쉬 메모리(1)가 매 프로세서 판독 싸이클마다 액세스되지 않아도 되기 때문이다.

추가적으로, 상기 기술된 바와 같이, 레지스터 뱅크(4)는 캐쉬(a cache)로 이용될 수 있다. 이를 이루기 위하여, 어드레스 버스(9)상에서 전송되는 현재 마이크로 프로세서 버스 어드레스가 태그 레지스터(a tag register)(5)에 저장된다. 후속하는 프로세서 싸이클에서, 이전의 어드레스를 포함하는 태그 레지스터(5)내의 태그 파일(tag file)은 비교기(6)에 의해서 현재 어드레스와 비교되며, 이전의 액세스로부터의 데이터가 이미 뱅크(4)의 레지스터 내에 저장되었는지 여부를 검사한다. 저장되었다면, 즉, 어드레스가 매칭되는 경우에는, 요청된 데이터가 이미 뱅크(4)의 레지스터 중 하나에 존재하며, 멀티플렉서(7)를 통하여 마이크로프로세서(3)에 의해서 페치(fetch)될 수 있기 때문에 플래쉬 메모리(1)는 액세스될 필요가 없다.

도 2 및 도 3은 이동 단말기용 기저 대역 IC에 있어서 본 발명에 중요한 시스템의 일부를 나타내는 본 발명의 실시예를 도시한다.

캐쉬 제어기(29)는 플래쉬 버스를 통한 플래쉬 브리지의 플래쉬 메모리(도 2에 도시되지 않음)에의 모든 판독 액세스를 제어한다. 캐쉬 제어기(29)는 상태 머신(a state machine) 및 몇몇 로직 구성 요소로 구성된다. 이러한 상태 머신의 상태도는 도 3에 도시되어 있다.

리셋(reset)동안에, 즉 신호 bres_n이 활성 상태이거나, 임박한 마이크로프로세서 판독 싸이클이 존재하지 않는 경우에는, 상태 머신(state machine)은 IDLE 상태(31)이다(도 3 참조).

캐쉬 제어기(29)가 마이크로프로세서로부터 플래쉬 브리지(flash bridge)의 뱅크(28)내의 소정의 판독 데이터 레지스터 Reg1, ..., Reg4에의 판독 액세스를 검출하는 경우, 즉 신호 dsel_data가 활성 상태이며, 신호 bwrite가 비활성 상태인 경우에, 캐쉬 제어기(29)는 상태 머신을 READ 상태(32)로 진행시킴으로써 판독 싸이클을 수행한다. 이러한 판독 싸이클 동안, 플래쉬 브리지는 비교기(26)에서 태그 레지스터(25)의 값을 마이크로프로세서로부터의 주소, 즉 address(23..4)와 비교하여 유효 비트(24)가 세트(set) 상태가 되었는지 여부를 검사한다. 히트(a hit), 즉 비교기의 출력상에서 fb_hit = '1'이고 유효 비트(24)가 세트 상태인 경우는 판독 데이터 레지스터 뱅크(28)내의 데이터가 유효하며, 따라서, 그 데이터가 마이크로프로세서 데이터 버스 uP_data(31..0)상에 즉각적으로 놓일 수 있음을 의미한다. 이러한 경우에, 대기 상태가 마이크로프로세서 버스 싸이클 내에 삽입되지 않는다.

그러나, 캐쉬 제어기의 READ 상태 동안에 fb_hit가 비활성 상태로 남거나, 또는 유효 비트(24)가 세트 상태가 아닌 경우에는, 상태 머신은 FBREQ(Flash Bus Request) 상태(33)(도 3 참조)로 점프(jump)하며, 마이크프로세서 대기 신호 bwait는 즉각적으로 활성화되고, 플래쉬 버스는 플래쉬 버스 판독 싸이클(a flash bus read cycle)을 수행할 것을 요청받는다. 이것은 플래쉬 버스 요청 신호 fbus_req를 활성화시킴으로써 수행된다. 도 3에 도시된 바와 같이, FBREQ 상태(33)후에, 상태 머신은 무조건적으로 MISS 상태(35)로 점프한다. MISS 상태(35) 동안에, 캐쉬 제어기(29)는 플래쉬 메모리로부터의 데이터를 기다린다. 이들 데이터가 이용가능한 때에는 긍정 응답 신호 fbus_ack(도 2 및 도 3 참조)를 활성화함으로써 플래쉬 버스는 이를 캐쉬 제어기(29)에 알린다. 이 시간동안, 캐쉬 제어기(29)는 이용가능한 데이터를 기다리며, 마이크로프로세서 버스는 마이크로프로세서 신호 bwait에 의해서 대기하도록 신호를 수신한다. 플래쉬 메모리로부터의 데이터가 이용가능한 경우에, 캐쉬 제어기(29)는 신호 f_up(도 2 참조)를 활성화시키는데, 이는 레지스터 뱅크(28)가 플래쉬 메모리로부터의 데이터로 갱신되도록 하며, 레지스터 뱅크(28)내에 저장된 데이터가 유효함을 지시하는 비트인 유효 비트(24)가 세트된다.

그런 다음, 뱅크(28)내의 데이터 레지스터를 판독하기 위한 다른 판독 싸이클이 계류중(pending)이지 않는 경우는 캐쉬 제어기의 상태 머신은 IDLE 상태(31)로 점프한다. 이러한 경우에, 상태 머신은 READ 상태(32)로 즉각적으로 점프할 것이다.

만약 판독 싸이클 동안에 미스(a miss)가 검출되어 플래쉬 버스가 요청되어야 하지만 그 버스가 다른 트랜잭션(transaction)때문에 바뻐서 이용할 수 없는 경우에는, 캐쉬 제어기 상태 머신은 HOLD 상태(34)로 점프하며, 여기서 계류중인 트랜잭션이 완성될 때까지 대기한다. 플래쉬 버스 비지 신호(a flash bus busy signal) fbus_busy는 캐쉬 제어기 상태 머신에 대하여 플래쉬 버스가 다른 트랜잭션을 수행하느라 바쁜 것임을 가리킨다.

나타난 예에서, 128 비트의 플래쉬 메모리 데이터 폭은 뱅크의 4개의 32 비트 판독 데이터 레지스터 Reg1 내지 Reg4와 함께 128 비트의 캐쉬 라인을 나타낸다. 마이크로프로세서 데이터 버스는 32 비트 폭을 가진다. 플래쉬 데이터 버스 및 마이크로프로세서 데이터 버스는 4:1 멀티플렉서(a four-to-one multiplexer)(27)를 경유하여 접속된다. 마이크로프로세서 어드레스 버스의 어드레스(3 및 4)는 4개의 32 비트 판독 데이터 레지스터 Reg1 내지 Reg4 중 어느 것이 마이크로프로세서 데이터 버스에 접속될 것인지를 결정한다.

본 발명이 단일 실시예를 통해서만 기술되었지만, 본 기술 분야의 당업자는 본 발명 및 아래의 청구의 범위로부터 벗어나지 않고서 상기 기술된 원리에 따라 용이하게 변경시키고 변화시킬 수 있을 것이다.

Claims

적어도 하나의 마이크로프로세서 및 적어도 하나의 메모리를 가지는 집적 회로에 있어서,

상기 메모리는 전용 플래쉬 버스(2)에 의해서 상기 마이크로프로세서(3)에 동작가능하게 연결되는 비휘발성 또는 플래쉬 메모리(1)이고,

상기 전용 플래쉬 버스(2)는 상기 마이크로프로세서(3) 또는 마이크로프로세서 데이터 버스(8)의 제 2 폭 n의 배수보다 큰 제 1 폭 m을 가지며,

상기 플래쉬 메모리(1)의 액세스된 어드레스를 저장하는 어드레스 태그 레지스터로서 기능하는 레지스터(5, 25)가 제공되고,

상기 마이크로프로세서(3) 또는 마이크로프로세서 데이터 버스(8)에 의해 요청된 현재 어드레스를 상기 메모리(1) 내에 이전에 액세스되어 저장된 어드레스와 비교하는 비교기(6)가 제공되며,

최근에 사용된 액세스된 어드레스로부터의 데이터는 상기 마이크로프로세서(3)용 캐쉬로서 작용하는 중간 저장 레지스터(4, 28)로부터 직접 제공될 수 있는 집적 회로.
제 1 항에 있어서,

폭 변환(the width conversion)을 위해, 상기 중간 저장 레지스터(4, 28)는 상기 플래쉬 버스(2)를 상기 마이크로프로세서 데이터 버스(8)에 의해 상기 마이크로프로세서(3)에 접속시키는 집적 회로.
제 2 항에 있어서,

상기 중간 저장 레지스터(4, 28)는 각각 n 비트 폭이고, 뱅크를 형성하며, 상기 플래쉬 메모리(1)로부터 페치(fetch)되는 상기 m 비트 폭의 데이터를 저장하는 집적 회로.
제 2 항 또는 제 3 항에 있어서,

상기 프로세서 데이터 버스는 n = 32 비트 폭이며,

상기 플래쉬 버스는 m = 128 비트 폭이며,

4개의 중간 저장 레지스터(4, 28)가 제공되는 집적 회로.
삭제
제 4 항에 있어서,

상기 중간 저장 레지스터(4, 28) 내의 데이터를 상기 마이크로프로세서 버스(8)로 멀티플렉싱(multiplexing)하는 멀티플렉서(7, 27)를 더 포함하는 집적 회로.
제 4 항에 있어서,

상기 중간 저장 레지스터(4, 28)의 로딩(loading) 및 언로딩(unloading)을 담당하는 상기 집적회로 내의 구성 요소를 제어하는 캐쉬 제어 수단(29)을 더 포함하는 집적 회로.
제 6 항에 있어서,

상기 멀티플렉서(7, 27)는 4×1 멀티플렉서(a four-to-one multiplexer)인 집적 회로.
제 7 항에 있어서,

상기 캐쉬 제어 수단(29)은 데이터가 이용가능하게 되기를 기다릴 때마다 상기 마이크로프로세서 싸이클 내에 대기 상태를 도입하도록 되어 있는 집적 회로.
제 7 항에 있어서,

상기 캐쉬 제어 수단(29)은 5개의 상태인 IDLE 상태(31), READ 상태(32), FBREQ(Flash Bus Request) 상태(33), HOLD 상태(34) 및 MISS 상태(35)를 가지는 상태 머신(a state machine)인 집적 회로.