DE102004027121A1

DE102004027121A1 - Ein Mehrfachbankchip, der mit einer Steuerung kompatibel ist, die für eine geringere Anzahl von Banken entworfen ist, und ein Verfahren zum Betreiben

Info

Publication number: DE102004027121A1
Application number: DE102004027121A
Authority: DE
Inventors: William Wu Los Altos Shen
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-06-11
Filing date: 2004-06-03
Publication date: 2005-01-13
Anticipated expiration: 2024-06-04
Also published as: DE102004027121B4; CN100424782C; US6674684B1; CN1598964A

Abstract

Ein Speicherchip und ein Verfahren zum Betreiben eines Chips mit einer Anzahl von Speicherbanken, die rückwärtskompatibel mit einer Steuerung sein sollen, die entworfen ist, um einen Chip mit einer geringeren Anzahl von Banken zu betreiben. Um dies zu erreichen, wird eine Steuerung (Steuer-Bit) auf dem Chip-Modusregistersatz (MRS) erzeugt, die eine entsprechende Logik in dem Chip aktiviert, um eines der Bits zu einer Position des Bank-ID-Feldes zu bewegen, das verwendet wird, um eine Speicherzelle zu adressieren, wie z. B. eines der Zeilenadressbits. Dies liefert eine größere Anzahl von Bank-ID-Bits, um Speicherbanken eines Chips auszuwählen, so dass ein Chip mit einer größeren Anzahl von Banken einen Befehl annehmen kann, der durch eine Steuerung geliefert wird, die entworfen ist, um einen Chip mit einer geringeren Anzahl von Banken zu betreiben, und die ein Format mit einer geringeren Anzahl von Bank-ID-Bits aufweist.

Description

Die Erfindung bezieht sich auf einen Mehrfachbankspeicherchip, der mit einer Steuerung arbeiten kann, die zum Steuern eines Chips entworfen ist, der eine geringere Anzahl von Banken aufweist, und ein Verfahren zum Betreiben eines solchen Chips.

Die Verwendung von dynamischen Direktzugriffsspeicherchips (DRAM-Chips; DRAM = dynamic random access memory) ist auf dem Gebiet der Computer bekannt. Jeder Speicherchip enthält zumindest eine Bank einer Mehrzahl von Speicherzellen, die in einem Zeilen- und Spaltenarray angeordnet sind. Jede Zelle kann eine Anzahl von Datenbits enthalten. Während die Speichertechnik weiterentwickelt wurde, hat sich die Kapazität von Chips erhöht. Zum Beispiel weisen aktuelle synchrone DRAM-Speicherchips (SDRAM-Speicherchips) eine Mehrzahl von internen Banken der Speicherzellen auf, z. B. vier oder acht, wobei jede Bank das Zeilen- und Spaltenarray der Speicherzellen aufweist. Eine individuelle Zelle einer Speicherbank eines Mehrfachbankchips wird adressiert zu Zwecken des Lesens oder Schreibens von Daten durch zuerst Auswählen der Speicherbank und dann Adressieren der Zeile und Spalte der Zelle in der ausgewählten Bank. Das Adressieren wird erreicht durch eine Speichersteuerung außerhalb des Chips, die häufig auf einer Computersystemplatine angeordnet ist, wie z. B. der Hauptplatine eines Personalcomputers.

Interne SDRAM-Chipbanken eines Speichers sind separate Entitäten. Dies ermöglicht es der Speichersteuerung, mehrere Lese/Schreib-Anforderungen gleichzeitig zu betreiben, wobei jede Anforderung eine ausgewählte Bank adressiert.

Wenn eine Speicherzelle einer bestimmten Speicherbank des Chips adressiert wird, muss die Speichersteuerung Bankidentifikationsbits, „Bank-ID-Bits", mit jeder Speicher-Befehl/Adresse erzeugen, so dass der Chip die Speicherbank kennt, für die die Adresse und die Befehle vorgesehen sind.

Ein SDRAM-Chip weist ein chipinternes Modusregister auf, das durch die externe Steuerung mit den Bankauswahlbits (Bank-ID-Bits) und der Zellenadresse und den -befehlen programmiert wird. Der Satz aus Adress-/Befehlsbits, der zu dem Chipmodusregister geliefert wird, wird häufig als ein „Modusregistersatz" (MRS) bezeichnet. Die Details der MRS-Bits, wie z. B. Lese- und Schreibbefehle, Burst-Länge und Burst-Typ, die verwendet werden, um verschiedene Funktionen für unterschiedliche Typen von Chips auszuführen, wie z. B. DRAMs, sind in der Technik bekannt und nur die Chipfunktionen, die zum Beschreiben der Erfindung erforderlich sind, werden hier vorgelegt.

Als ein Beispiel zum Unterstützen der Erklärung der Erfindung wird ein Chip mit einer Kapazität von 1 Gb betrachtet, der vier Speicherbanken aufweist. Um Daten aus einer Speicherzelle einer Bank des Chips zu lesen, werden zwei Befehle benötigt. Das Format des Befehls und der Adresse des Chip-MRS wird wie folgt vorgelegt: Diagramm A

Die Legenden, die in dem obigen Diagramm verwendet werden, die relativ herkömmlich sind, werden nachfolgend zusammen mit anderem erklärenden Material erklärt, in Bezug auf den bestimmten Chip, der betrachtet wird.
CKE – aktiviert das System-CLK- (Clock-; Clock = Takt) Signal, wenn dasselbe hoch (H) ist, und deaktiviert das CLK-Signal, wenn dasselbe niedrig (L) ist. Dies kann verwendet werden, um entweder einen Leistungsabschaltmodus (Power Down), einen Unterbrechungsmodus (Suspend) oder einen Selbstauffrischmodus (Self Refresh) zu initiieren.
CS – gibt den Befehlsdecodierer frei, wenn dasselbe niedrig (L) ist, und sperrt den Befehlsdecodierer, wenn es hoch (H) ist. Wenn der Befehlsdecodierer gesperrt ist, werden neue Befehle ignoriert, aber vorangehende Operationen werden fortgesetzt.
A0–A15 – die Bits des Adressbusses. Der SDRAM unterteilt die Speicherarrayadresse in Zeilenund Spaltenadressen, und diese Adressen werden durch Multiplex-Zeilen- und -Spalten-Adressen zu unterschiedlichen Zeiten auf dem Adressbus gesendet. Zum Beispiel weist ein 512-Mb-Chip Bits A0–A13 für Zeilenadressbits und A0–A9, A11 für Spaltenadressbits auf.
RAS – Zeilenadressauswahl. Während eines Bank-Aktiv-Befehlszyklus definieren die Adressbits A0–A12 die Zeilenadresse (RA0–RA12), wenn dieselbe an der ansteigenden Taktflanke abgetastet wird.
CAS – Spaltenadressauswahl. Bits A0–A9 und A11–A15. Die Anzahl der Bits der Spaltenadresse hängt von der Anzahl von Speicherzellen ab, die durch die Zeilenadressbits aktiviert werden. Üblicherweise, wenn die Kapazität von DRAM-Chips größer wird, bleibt die Größe jeder Zeile relativ konstant, aufgrund einer Speicherleistungsberücksichtigung. Daher weist die Spaltenadresse üblicherweise weniger Bits auf als eine Zeilenadresse.
WE – Schreibfreigabe. Wenn sie aktiv ist, zeigt sie die Schreiboperation der adressierten Spaltenspeicherzelle an.
BA – Bankadressfeld. Ein Vierbank-DRAM-Chip-MRS weist zwei Bank-ID-Bits BA0, BA1 auf, um auszuwählen, auf welche der vier Banken ein Befehl zutrifft. Ein Achtbankchip würde drei Bank-ID-Bits BA0, BA1, BA2 aufweisen.
A10 (= AP) – Wird verwendet, um die Autovorladeoperation am Ende des Burst-Lese- oder -Schreib-Zyklus aufzurufen. Wenn A10 hoch ist, wird das Autovorladen ausgewählt und die Bank-ID-Bits BA0, BA1 definieren die Bank, die vorgeladen werden soll. Wenn A10 niedrig ist, ist die Autovorladung gesperrt. Während eines Vorladebefehlszyklus wird A10 (= AP) in Verbindung mit den Bank-ID-Bits BA0 und BA1 verwendet, um zu steuern, welche Bank oder Banken vorgeladen werden sollen. Wenn A10 hoch ist, werden alle vier Banken vorgeladen, unabhängig von dem Zustand von BA0 und BA1. Wenn A10 niedrig ist, dann werden BA0 und BA1 verwendet, um zu definieren, welche Bank vorgeladen werden soll.

1 zeigt einen Teil eines typischen Vierbankchips 10, wie er z. B. in einem DDR2-512-Mb-Chip angetroffen wird. Nur die Teile der Chipadresslogik und der Schaltungen, die für die Erfindung wesentlich sind, sind gezeigt. Die Lese- und Schreibfunktionen sind Standard und sind weggelassen. Der Chip 10 wird durch eine externe Steuerung 60 betrieben. Der Chip 10 weist vier Speicherbanken auf, 12-0, 12-1, 12-2 und 12-3, wobei jede Bank eine Mehrzahl von Speicherzellen aufweist, die in Zeilen und Spalten angeordnet sind. Die Zelle einer Speicherbank 12 wird adressiert durch Anweisungen, die durch eine externe Steuerung 60 geliefert werden. Das heißt, die Steuerung 60 ist nicht Teil des Chips und ist üblicherweise in einem anderen Teil des Computers angeordnet, in dem der Chip 10 verwendet wird. Jede Speicherbank 12 weist entsprechende Erfassungsverstärker 13 auf und gibt zu einer Eingabe/Ausgabe-(I/O-)Torsteuerungsmaskenlogikschaltung 15 aus. All das ist allgemein üblich.

Die Steuerung 60 erzeugt Anweisungen für nur zwei Bank-ID-Bits, BA0 und BA1. Sie ist somit entworfen, um mit einem Chip betrieben zu werden, in dem nicht mehr als vier Speicherbanken vorliegen. Signale, wie z. B. jene, die im Diagramm A oben bezeichnet wurden, werden als Anweisungen von der externen Steuerung 60 an eine Chipsteuerungslogikschaltung 20 angewendet, die einen Befehlsdecodierer 22 umfasst, der die Anweisungen von der Steuerung 60 decodiert. Es liegt ferner ein Adressregister 30 vor, in das die Adressbits A0–A12 und die zwei Bank-ID-Bits BA0 und BA1 eingegeben und gespeichert werden.

Die Bankauswahl-ID-Bits BA0 und BA1 aus dem Adressregister 30 werden an eine Banksteuerungslogikschaltung 34 angewendet, um zu bestimmen, welche der vier Banken 12-0, 12-1, 12-2 und 12-3 für eine Lese- oder Schreiboperation ausgewählt werden soll. Abhängig davon, welche der vier Banken ausgewählt wird, werden ferner ein entsprechender Bankzeilendecodierer 40-0, 40-1, 40-2 und 40-3 sowie ein entsprechender Bankspaltendecodierer 42-0, 42-1, 42-2 und 42-3 ausgewählt. Um eine Speicherzelle der ausgewählten Bank 12-0 bis 12-3 zu adressieren, werden die RAS- (row address select) Adressbits A0–A12 entsprechend an einen Zeilenadressmultiplexer 44 angewendet. Als nächstes werden die CAS-(column address select) Bits A0–A9, A11 und A12 an eine Spaltenadresszähler- und Latch-Schaltung 46 angewendet. Es liegt ferner eine Auffrischschaltung 48 vor, die die Chipspeicherzellentransistoren wiederauflädt (bei AP = A10). Lese- und Schreiboperationen werden an der ausgewählten Zelle einer Bank durchgeführt, durch Auswählen von einer der vier Banken 12-0 bis 12-3, durch Verwenden der zwei Bank-ID-Bits BA0, BA1 und der Spalten- und Zeilenadressen.

Diagramme B1 und B2 zeigen einige der Details von zwei unterschiedlich großen Chips. Diagramm B1 stellt einen Vierbank-512-Mb-Chip mit den Bank-ID-Bits BA0 und BA1 dar. Das Autovorladen tritt bei A₁₀ auf, wobei die Zeilenadressen RAS von A0–A13 sind und die Spaltenadressen CAS bei A0–A9, A11 vorliegen. Diagramm B2 stellt einen Vierbankchip mit einer Kapazität von 1 Gb dar. Daher weist er ein zusätzliches Bit A0–A14 für die Zeilenadresse auf.

Wenn sich die Anzahl von Speicherbanken eines Chips erhöht, muss die externe Speichersteuerung dies unterbringen. Dies bedeutet, dass eine zusätzliche Logik- und I/O-(Input/Output) Unterstützung für das Bank-ID-BA-Feld bereitgestellt werden muss. Zum Beispiel, wenn der Chip mehr als vier Speicherbanken aufweist, muss sich die Größe des Bank-ID-Feldes erhöhen. Wie offensichtlich sein sollte, wenn die Speichersteuerung Anweisungen für zwei Bank-ID-Bits für eine Bankauswahl ausgibt, kann sie eine von vier Banken auf einem Chip auswählen. Wenn die Speichersteuerung Anweisungen für drei Bank-ID-Bits ausgibt, kann sie eine von bis zu acht Banken auf einem Chip auswählen. Letzteres ist bei Diagramm B2-1 gezeigt.

Ein Problem entsteht, wenn Chips mit einer großen Anzahl von Banken, z. B. acht, mit Speichersteuerungen verwendet werden sollen, die entworfen wurden, um mit Chips zu arbei ten, die eine geringere Anzahl von Banken aufweisen, wie z. B. vier. Eine solche Steuerung wäre nur in der Lage, zwei Bank-ID-Bits BA0 und BA1 zu erzeugen. Daher wäre es wünschenswert, eine Lösung für das Problem der „Rückwärtskompatibilität" zu liefern, so dass eine bestehende Steuerung, wie z. B. eine, die entworfen ist, um mit Chips zu arbeiten, die vier Speicherbanken aufweisen, einen Chip mit einer größeren Anzahl von Banken betreiben kann, wie z. B. acht Banken. Entsprechend besteht ein Bedarf, in der Lage zu sein, einen Chip zu betreiben, der eine gegebene Anzahl von Speicherbanken aufweist, durch eine Steuerung, die entworfen ist, um einen Chip mit einer geringeren Anzahl von Banken zu betreiben.

Es ist die Aufgabe der vorliegenden Erfindung, einen Speicherchip und ein Verfahren zum Auswählen einer Speicherzelle in einem Chip mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch einen Speicherchip gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 8 gelöst.

Die Erfindung ermöglicht das Konfigurieren und Betreiben eines Chips mit einer Anzahl von Speicherbanken, die rückwärtskompatibel mit Steuerungen sind, die entworfen sind, um Chips mit einer geringeren Anzahl von Banken zu betreiben. Die Erfindung erreicht dies durch Bereitstellen eines optionalen Steuer- (Bits) an dem Chip-Modusregistersatz (MRS; MRS = mode register set). Die Verwendung dieser Steuerung aktiviert die entsprechende Logik in dem Chip, um eines der Bits zu einer Position des Bank-ID-Feldes zu bewegen, das verwendet wird, um eine Speicherzelle zu adressieren, wie z. B. eines der Zeilenadressbits. Dies schafft eine größere Anzahl von Bank-ID-Bits, um Speicherbanken eines Chips auszuwählen. Daher, gemäß der Erfindung, kann eine große Anzahl von Bankchips einen Befehl akzeptieren, der durch eine Steuerung geliefert wird, die entworfen ist, um einen Chip mit einer geringeren Anzahl von Banken zu betreiben und ein Format von weniger Bank-ID-Bits aufweist.

Gemäß der Erfindung wird z. B. ein SDRAM-Chip mit acht Banken betrachtet, der durch eine Steuerung betrieben wird, die entworfen ist, um Chips mit vier Banken zu betreiben. Ein Bit des Chip-MRS wird als eine Steuerung verwendet, um den Chip derart zu bezeichnen, dass er entweder in dem Niedrigere-Anzahl-, z. B. Vierbank-, Modus oder dem Höhere-Anzahl-, z. B. Achtbank-, Modus vorliegt. Wenn der Chip in dem höheren Bankanzahlmodus betrieben wird, durch eine externe Steuerung, die dafür zweckgebunden ist, wie z. B. eine Steuerung, die Anweisungen für drei Bank-ID-Bits erzeugt, die eine von acht Banken auswählen kann, werden alle drei Bits des Bankadressregisters und alle Zeilen- oder Spaltenadressen auf die normale Weise betrieben. In dem niedrigeren Bankanzahlmodus kommen nur zwei Bank-ID-Bits von der externen Steuerung, die eine Speichersteuerung ist, die nur vier Bankoperationen unterstützt. In diesem Fall verwendet der Chip eine der Adressen als das dritte Bank-ID-Bit und wendet die vollständige Drei-Bit-Bank-ID für sowohl die RAS- als auch die entsprechenden CAS-Operationen an, um eine der acht Banken auszuwählen. Bei einem bevorzugten Ausführungsbeispiel der Erfindung kann ein Zeilenadressbit als dieses dritte Bank-ID-Bit verwendet werden.

Diese Erfindung wird Bezug nehmend auf einen Chip vom SDRAM-Typ beschrieben, ist jedoch mit verschiedenen Speicherchips anwendbar, wie z. B. SDRAM, DDR1-SDRAM und DDR2-SDRAM, sowie einer weitere DRAM-Architektur mit einer Struktur mit mehreren internen Banken, wo die Bankanzahlen unterschiedlich sind.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

1 ein schematisches Diagramm eines Abschnitts eines Vierbank-Speicherchips, der durch eine Vierbanksteuerung betrieben wird;

2 ein schematisches Diagramm eines Speicherchips mit acht Banken;

3 ein schematisches Diagramm eines Achtbankchips, der mit einer Vierbanksteuerung betrieben wird, zu der Zeit des Bank-Aktivierungs-RAS-Befehls; und

4 ein schematisches Diagramm eines Achtbankchips, der mit einer Vierbanksteuerung betrieben wird, zu der Zeit des Bank-Lese/Schreib- und Vorlade-Befehls.

In Verbindung mit einem bevorzugten Ausführungsbeispiel der Erfindung wird das Betreiben eines Chips mit hoher Bankanzahl betrachtet, z. B. eines mit acht Banken, durch eine Steuerung, die für einen Chip mit einer geringeren Anzahl von Banken entworfen ist, z. B. eine Vierbanksteuerung, die Anweisungen nur für zwei Bank-ID-Bits BA0, BA1 erzeugt. Wie nachfolgend beschrieben wird, nimmt der Chip ein Adressbit auf, z. B. das A14-Zeilenadressbit in einem Vierbankchip mit 1 Gb Größe, zur aktiven Zeilenadressauswahl-(RAS-) Zeit. Dieses Bit wird gespeichert, wie z. B. durch eine Latch-Typ-Schaltung, zur Verwendung als das Bank-ID-Bit BA2. Das A14-Bit wird das aus dem RAS aufgenommen und soll als ein internes BA2-Bit verwendet werden, zusammen mit den normalen Bank-ID-Bits BA0 und BA1 für diese RAS-Operation sowie die entsprechenden nachfolgenden Spalten-Lese-/Schreib-Operation(en) und die Vorladeoperation, in dieser „aktivierten" Zeile. Das bestimmte Adressbit A ... An der Zeilenadresse, das für das BA2-Bit verwendet werden soll, kann nach Wunsch ausgewählt werden.
2 ist ein schematisches Diagramm eines Teils eines Speicherchips 100, der acht Speicherbanken 12-0 bis 12-7 aufweist, im Vergleich zu den vier Banken 12-0 bis 12-3 des Chips 10 aus 1. Es liegen acht entsprechende Zeilenadress-Decodierer und -Latches 40-0 bis 40-7 sowie acht Spaltenadressdecodierer 42-0 bis 42-7 für die Banken vor. Die anderen Schaltungselemente aus 2 entsprechen jenen aus 1.
Wenn der Achtbankchip 100 durch eine Achtbanksteuerung (nicht gezeigt) betrieben wird, dann würden drei Bank-ID-Bits BA0, BA1 und BA2 in dem MRS vorliegen. Das heißt, wenn mit einer Achtbanksteuerung gearbeitet wird, arbeitet der Chip insofern auf normale Weise, dass der Chip-MRS die Drei-Bit-Bank-ID empfängt, die drei Bits BA0, BA1 und BA2 aufweist, sowie Zeilen- oder Spaltenadressen. Bei dem Beispiel der Erfindung, die beschrieben wird, soll der Achtbankchip durch die Vierbanksteuerung 60 betrieben werden, die nur die zwei Bank-ID-Bits BA0 und BA1 in dem Bank-ID-Feld des MRS erzeugt. Wenn mit einer Vierbanksteuerung gearbeitet wird, nimmt der Chip ein Bit des MRS auf, z. B. das Adressbit A14 für einen Chip der Größe 1 Gb, zur Aktivierungs-(RAS-)Zeit. Dieses Bit wird gespeichert und als das Bankadressbit BA2 verwendet. Die Chipschaltungen erinnern sich an das Adressbit (A14) zusammen mit den anderen Bank-ID-Bits BA0 und BA1. Zu der Lese/Schreib/Vorlade-Zeit wird das BA2-Bit (A14 aus der Zeilenadresse bei dem Beispiel) als das BA2-Bankadressbit verwendet. Der Chip wird mit geeigneten Schaltungen bereitgestellt, die ordnungsgemäß konfiguriert sind, um dieses Verfahren durchzuführen.
Die Speichersteuerung arbeitet, um sicherzustellen, dass alle aktiven Banken geschlossen werden, bevor der Auffrischbefehl oder die Speichersteuerung einen „Alles- Vorladen"-Befehl verwenden, um den Vorladezustand vor dem Auffrischen sicherzustellen.
Diagramm C stellt das Bankauswahlformat von unterschiedlichen Steuerungen dar, die entworfen sind, um mit vier und acht Bankchips verwendet zu werden. Diagramm C
Abschnitt I aus Diagramm C stellt einen Vierbankchip dar, der aus einer Vierbanksteuerung arbeitet, bei der ein Lesebefehl ausgeführt werden soll. Zu der Zeilenaktivierungs-(RAS-)Zeit umfasst der Befehl/Adresse die Zeilenadresse A14–A0 der zwei Bank-ID-Bits mit einem digitalen Wert BA0 = 1 und BA1 = 1. Daher ist die Bank-ID die digita le Zahl „11", um Bank 3 des Chips zu adressieren. Dies ist die normale Vierbankoperation aus einer Vierbank-Speichersteuerung.
In Abschnitt II von Diagramm C wird ein Achtbankchip durch eine Achtbanksteuerung betrieben. Abschnitt II ist wiederum eine normale Operation einer Achtbankoperation aus einer Achtbanksteuerung, insofern, dass drei Bank-ID-Bits BA0, BA1, BA2 vorliegen. In Abschnitt II ist BA0 = 1, BA1 = 1 und BA2 = 0, so dass die Bank-ID-Adresse 011 ist, und Bank 3 des Achtbankchips ausgewählt wird. Es wird darauf hingewiesen, dass die ZEILEN-Adresse ein Bit weniger ist als für den Vier-Bank-Chip von Abschnitt I, aufgrund des Vorhandenseins des zusätzlichen Bank-ID-Bits BA2.
Abschnitt III von Diagramm C stellt denselben Achtbankchip aus Abschnitt II dar, der mit einer Vierbanksteuerung betrieben wird, die die Befehlsadressen A0–A14 und die Bank-ID-Bits BA0 und BA1 jeweils mit einem Wert einer digitalen 1 erzeugt. Durch den Entwurf des Chips wird die Chip-MRS-Modussteuerung eingestellt, um anzuzeigen, dass nur ein externer Vierbanksteuerungseingang der zwei Bank-ID-Bits BA0, BA1 verfügbar ist. Der Chip weist eine Bankumwandlungslogik auf, die ein Zeilenadressbit zwischenspeichert, das als ein anderes Bank-ID-Bit verwendet wird, bei diesem Beispiel das BA2-Bit. Durch internes Verwenden von drei Bankadressbits BA0 = 1, BA1 = 1 und BA2 = 0 (Bit BA2 ist die Adresse A14 zur Zeilen-Adresszeit), wird der digitale Zahlenwert „011", oder 3, erzeugt, und Bank 3 des Chips wird auf einem Achtbank-DRAM-Chip ausgewählt, ansprechend auf Anweisungen von einer externen Vierbanksteuerung.
Der zwischengespeicherte Wert von A14 wird allein als BA2 bei einer nachfolgenden Operation verwendet, für dieselbe ZEILE, wie z. B. READ/WRITE-(Lese/Schreib-)Befehle oder ein Vorladebefehl (precharge). Da nachfolgende Befehle in derselben ZEILE durch die BA0- und BA1-Bank-ID-Bits angezeigt werden, und nur vier Banken aus Sicht der externen Speichersteuerung vorliegen, erfordert die Implementierung auf dem Chip nur vier BA2-Latches.
3 ist ein Diagramm des relevanten Teils der Chipschaltungsanordnung zum Ausführen der Erfindung, wie in Abschnitt III von Diagramm C dargestellt ist. 3 ist teilweise eine Kombination der Schaltungen von 1 und 2, in denen das Adressregister 30 verwendet wird, um die Eingangs-Adress/Bank-ID für einen Chip 100 mit acht Banken bereitzustellen, wie in 2. 3 stellt das Chipadressregister 30 zu der Zeit des Aktivieren-(ACT-) Befehls dar. Der Steuerabschnitt 20, 22, 24, Bezug nehmend auf 1–2, liefert das MRS-Modussteuerbit, und zwar der Befehlsdecodierungslogik sowie der DRAM-Steuerlogik. In diesem Fall zeigt der MRS-Modus an, dass eine Vierbankeingabe in einen Achtbank-DRAM intern benötigt wird und die Umwandlungslogik des Chips 100 betrieben wird. Die Umwandlungslogik kann in das Befehlsregister 30 eingelagert sein. Dies wird nachfolgend erklärt.
Bei dem ACT-Befehl wandelt das Adressregister 30 die Eingabe der Adressbits A14–A0 und der Bank-ID-Bits BA0, BA1 in eine Ausgabe auf dem Chipadressbus um, von A0–A13 und BA0, BA1 und BA2 (aus A14). Die Bits A0–A13, wobei das Bit A14 entfernt wurde, schreiten direkt fort zu dem Zeilenadressmultiplexer 44. Die Bank-ID-Bits BA0, BA1 werden an einen 2:4-Decodierer 102 angewendet, dessen Ausgabe die Latch-„Einstellungs"-Eingabe in einen der vier Latches R0, R1, R2 und R3 ist. Jeder der Latches R0, R1, R2 und R3 empfängt das Bit A14, das erzeugt wird, wie durch den MRS 60 angewiesen wurde. Die Bank-ID-Bits BA0, BA1 zusammen mit BA2 = A14 aus einem der Latches R0–R3 werden an die Bankadresslogikschaltung 34 angewendet, die die gewünschte Bank der acht Banken 12-0 bis 12-7 auswählt.
4 zeigt den Spaltenaktivierungsbefehlssatz (CAS), bei dem das Adressregister A0–A9, A11 und die zwei Bank-ID-Bits BA0, BA1 empfängt. Die Chiplogik des Registers 30 sendet Adressbits A9–A0 und A11 zu der Spaltenadresslogikschaltung 46. Ein Multiplexer 103 (MUX) erzeugt das Bank-ID-Bit BA2 des zwischengespeicherten A14-Werts aus einem der vier Latches R0, R1, R2, R3 durch Verwenden der Decodierung von BA0 und BA1 als die Steuerung. Die Bank-ID-Bits BA0, BA1 und BA2 werden an die Bankadresslogikschaltung 34 angewendet, um die gewünschte Bank der acht Speicherbanken auszuwählen.
Während die Erfindung im Hinblick auf das Verwenden von einem der Zeilenadressbits als das zusätzliche Bank-ID-Bit beschrieben wurde, kann ebenfalls ein Spaltenadressbit verwendet werden, wenn die Chiplogik entsprechend entworfen ist. Ferner, während die Erfindung im Hinblick auf das Betreiben eines Chips mit acht Speicherbanken von einer externen Steuerung beschrieben wurde, die entworfen ist, um einen Chip mit vier Speicherbanken zu betreiben, kann die Erfindung gemäß der allgemeinen Formel ausgedehnt werden 2n+m wobei n = die Anzahl von Bank-ID-Bits des MRS erzeugt ansprechend auf die Befehle aus der externen Steuerung, und
m = die Anzahl von Zeilen- (oder Spalten-)Adressbit(s), die als die zusätzlichen Bank-ID-Bit(s) verwendet werden.
Spezifische Merkmale der Erfindung sind in einer oder mehreren der Zeichnungen ausschließlich der Zweckmäßigkeit halber gezeigt, da jedes Merkmal mit anderen Merkmalen gemäß der Erfindung kombiniert werden kann. Andere Ausführungsbeispiele werden durch Fachleute auf dem Gebiet erkannt und sollen in den Schutzbereich der Ansprüche aufgenommen sein.

Claims

Speicherchip (100), der folgende Merkmale aufweist: eine Mehrzahl von Speicherbanken (12-0 bis 12-7), die jeweils eine Mehrzahl von Banken aus Speicherzellen enthalten, die in Zeilen und Spalten angeordnet sind; eine Schaltung, die auf Befehle von einer externen Steuerung (60) anspricht, zum Erzeugen eines Modusregistersatzes (24) aus Bankidentifikationsbits, Zeilenadressbits und Spaltenadressbits, um eine Speicherzelle in einer der Mehrzahl von Speicherbanken (12-0 bis 12-7) auszuwählen, um eine Befehlsfunktion für die ausgewählte Speicherzelle zu liefern; und ein Adressregister (30), das die Bankidentifikationsbits und die Zeilen- und Spaltenadressbits empfängt und zumindest eines der Zeilenadressbits oder der Spaltenadressbits als ein zusätzliches Bankidentifikationsbit verwendet, um die Anzahl von Speicherbanken zu erhöhen, aus der eine Auswahl von einer der Mehrzahl von Speicherbanken getroffen werden kann.
Speicherchip (100) gemäß Anspruch 1, bei dem das Adressregister (30) eines der Zeilenadressbits als das zusätzliche Bankidentifikationsbit verwendet.
Speicherchip (100) gemäß Anspruch 1, bei dem der Chip acht Speicherbanken (12-0 bis 12-7) aufweist und die Modusregisterschaltung zwei Bankidentifikationsbits ansprechend auf die Befehle von der externen Steuerung (60) erzeugt, um die Auswahl von einer der vier Speicherbanken zu ermöglichen, wobei das zusätzliche erzeugte Adressregister-Bankidentifikationsbit die Auswahl von einer der acht Speicherbanken auf dem Chip ermöglicht.
Speicherchip (100) gemäß einem der Ansprüche 1 bis 3, bei dem der Modusregistersatz n Bankidentifikationsbits erzeugt, wobei n eine ganze Zahl ist und das Adressregister ein Bankidentifikationsbit hinzufügt, um insgesamt 2ⁿ⁺¹ Bankidentifikationsbits zu ergeben.
Speicherchip (100) gemäß einem der Ansprüche 1 bis 4, bei dem eines der Zeilen- oder Spaltenadressbits als ein Bankidentifikationsbit verwendet wird und das Adressregister ferner folgende Merkmale aufweist: eine Mehrzahl von Latch-Schaltungen, die jeweils das eine der Zeilen- oder Spaltenadressbits empfangen; und einen Decodierer zum Empfangen der Bankidentifikationsbits des Modusregistersatzes zum Auswählen, welche der Mehrzahl von Latch-Schaltungen zwischengespeichert werden soll, um das eine der Zeilen- oder Spaltenadressbits während eines Aktivierungsbefehls des Modusregistersatzes zu speichern.
Speicherchip (100) gemäß Anspruch 5, bei dem das Adressregister (30) ferner folgendes Merkmal aufweist: einen Multiplexer zum Empfangen der Bankidentifikationsbits des Modusregistersatzes (24) und zum Erzeugen einer Ausgabe, um die Latch-Schaltung auszuwählen, die mit dem gespeicherten der Zeilen- oder Spaltenadressbits zwischengespeichert wird.
Speicherchip (100) gemäß einem der Ansprüche 1 bis 6, der 2^n+m Speicherbanken aufweist, wobei n und m jeweils eine ganze Zahl sind, die aus einer externen Steuerung arbeitet, die einen Modusregistersatz erzeugt, der n Bankidentifikationsbits aufweist, und wobei das Adressregister m zusätzliche Bankadressbits erzeugt.
Verfahren zum Auswählen einer Speicherzelle in einem Chip (100), der eine Mehrzahl von Speicherbanken (12-0 bis 12-7) aufweist, wobei in jeder derselben eine Mehrzahl von Speicherzellen in Zeilen und Spalten angeordnet ist, das, wenn es eine externe Steuerung verwendet, die Befehle erzeugt, um einen Chip zu betreiben, der eine geringere Anzahl von Speicherbanken aufweist, folgende Schritte aufweist: Liefern von Befehlen von der Steuerung, um einen Modusregistersatz aus Bankidentifikationsbits, die der Auswahl von einer der geringeren Anzahl von Speicherbanken entsprechen, Zeilenadressbits und Spaltenadressbits zu erzeugen; und Verwenden von einem der Zeilenadressbits oder Spaltenadressbits des Modusregistersatzes als ein zusätzliches Bankidentifikationsbit, um die Auswahl von einer der Mehrzahl von Speicherbanken zu ermöglichen.
Verfahren gemäß Anspruch 8, bei dem eines der Zeilenadressbits des Modusregistersatzes als das zusätzliche Bankidentifikationsbit verwendet wird.