JPS6299875A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
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- JPS6299875A JPS6299875A JP24021985A JP24021985A JPS6299875A JP S6299875 A JPS6299875 A JP S6299875A JP 24021985 A JP24021985 A JP 24021985A JP 24021985 A JP24021985 A JP 24021985A JP S6299875 A JPS6299875 A JP S6299875A
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- Japan
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- memory
- bank
- signal
- banks
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はビットマツプディスプレイ、グラフインクディ
スプレイ、イメージワークスティジョン等の様々な容量
を持つ画像情報を内部にドツトイメージとして格納する
画像メモリ装置に関する。
スプレイ、イメージワークスティジョン等の様々な容量
を持つ画像情報を内部にドツトイメージとして格納する
画像メモリ装置に関する。
（従来の技術）
通常ドツトイメージで格納されるデータに色属性を持た
せる場合、メモリのバンクを層方向に複数枚設置し、奥
行き方向のデータを色属性とするようにしていた。従っ
てモノカラーの場合は、奥行き方向に一層で良いが１色
数を多くしたい場合は層方向に多層用意する必要がある
また。格納する画像情報の解像度が高い場合は一層の容
量が大きいことが要求され、広いアドレス空間をとれる
ことが必要となる。逆に解像度は低いが色数が多い情報
の場合はアドレス空間は小さくて良いが９層方向に複数
枚配誼出来ることが要求され、扱う情報によってメモリ
構成もダイナミックに可変できろ必要性がある。
せる場合、メモリのバンクを層方向に複数枚設置し、奥
行き方向のデータを色属性とするようにしていた。従っ
てモノカラーの場合は、奥行き方向に一層で良いが１色
数を多くしたい場合は層方向に多層用意する必要がある
また。格納する画像情報の解像度が高い場合は一層の容
量が大きいことが要求され、広いアドレス空間をとれる
ことが必要となる。逆に解像度は低いが色数が多い情報
の場合はアドレス空間は小さくて良いが９層方向に複数
枚配誼出来ることが要求され、扱う情報によってメモリ
構成もダイナミックに可変できろ必要性がある。
（発明が解決しようとする問題点）
従来のこの種の画像メモリ装置は、アドレス空間及び層
の数が固定されて構成されていたので、扱う画像情報の
内容によってメモリ構成をダイナミックに可変にするこ
とが出来ないといった欠点があった。このため、格納す
る画像情報の解像度、アドレス空間を融通性のあるよう
に構成できる画像メモリ装置が要望されていた（問題点
を解決するための手段） 本発明は前記のような問題点を解決するため計算機出力
により設定されるモードレジスタ及び層選択信号により
動作するメモリバンクセレクタにより９画像メモリのア
ドレス空間及びメモリバンクの層の枚数等、メモリ構成
をダイナミックに可変することが可能な画像メモリ装置
を提供するものである。以下図面により本発明の詳細な
説明する。
の数が固定されて構成されていたので、扱う画像情報の
内容によってメモリ構成をダイナミックに可変にするこ
とが出来ないといった欠点があった。このため、格納す
る画像情報の解像度、アドレス空間を融通性のあるよう
に構成できる画像メモリ装置が要望されていた（問題点
を解決するための手段） 本発明は前記のような問題点を解決するため計算機出力
により設定されるモードレジスタ及び層選択信号により
動作するメモリバンクセレクタにより９画像メモリのア
ドレス空間及びメモリバンクの層の枚数等、メモリ構成
をダイナミックに可変することが可能な画像メモリ装置
を提供するものである。以下図面により本発明の詳細な
説明する。
（実施例）
第１図は本発明の一実施例のブロック構成図を示し、１
，２，３．４はメモリのバンクであり、それぞれ２５６
にビットのダイナミックＲＡＭが３２個で１バンクが構
成され、全体で４Ｍバイトの容量を持つ画像メモリを構
成する。５はダイナミックＲＡＭのＲＡＳ信号を生成す
る信号発生回路、６はダイナミックＲＡＭのＣＡＳ信号
を生成する信号発生回路、７は図示せざる計算機から設
定可能な２ビツトの信号を蓄積するモードレジスタ、８
はバンク１．２．３．４のどのバンクを動作させるかを
選択するメモリバンクセレクタ、９はバンクの層を選択
するための２ビツトの層選択信号で、上位ビットをＰＧ
ＡＩ。
，２，３．４はメモリのバンクであり、それぞれ２５６
にビットのダイナミックＲＡＭが３２個で１バンクが構
成され、全体で４Ｍバイトの容量を持つ画像メモリを構
成する。５はダイナミックＲＡＭのＲＡＳ信号を生成す
る信号発生回路、６はダイナミックＲＡＭのＣＡＳ信号
を生成する信号発生回路、７は図示せざる計算機から設
定可能な２ビツトの信号を蓄積するモードレジスタ、８
はバンク１．２．３．４のどのバンクを動作させるかを
選択するメモリバンクセレクタ、９はバンクの層を選択
するための２ビツトの層選択信号で、上位ビットをＰＧ
ＡＩ。
下位ビットなＰＧＡＯで表わされる。１０はバンクメモ
リに対して読み出しあるいは書き込みを行うための制御
信号Ｒ／Ｗである。
リに対して読み出しあるいは書き込みを行うための制御
信号Ｒ／Ｗである。
このように構成された本画像メモリ装置を動作させるに
は９層選択信号９及びアドレスをメモリに供給しＲ／Ｗ
制御信号１０によりアクセスする。メモリへのアクセス
単位は１バンクを最小単位として行う。どのバンクを動
作させるかハメモリバンクセレクタ８によって行なわれ
。
は９層選択信号９及びアドレスをメモリに供給しＲ／Ｗ
制御信号１０によりアクセスする。メモリへのアクセス
単位は１バンクを最小単位として行う。どのバンクを動
作させるかハメモリバンクセレクタ８によって行なわれ
。
ダイナミックＲＡＭへ供給するＲＡＳ 信号及びＣＡＳ
信号を選択して出力することにより行う。
信号を選択して出力することにより行う。
次に実際の動作について説明する。前述の様に１バンク
は２５６にビットのダイナミックＲＡＭ３２個で構成さ
れ、ｘＭ・・ムトの容量を持つので、Ｘ、Ｙの二次元空
間に貼りつけると、４０９６ドノトｃｙＯＸ２０４８ド
ツト（イ）となる。
は２５６にビットのダイナミックＲＡＭ３２個で構成さ
れ、ｘＭ・・ムトの容量を持つので、Ｘ、Ｙの二次元空
間に貼りつけると、４０９６ドノトｃｙＯＸ２０４８ド
ツト（イ）となる。
次に各バンクの各種構成例とその層選択手段についての
べろ。第２図は各バンクを４０９６Ｘ２０４８ドツトの
層について奥行き方向に４層並べた場合を示し、各バン
クを選択する条件は第３図による。例えば層選択信号９
（ＰＧＡＩ、ＰＧＡＯ）の２ビツトで行ない、 Ｐ
ＧＡ１＝０． ＰＧＡＯ＝１とした場合、バンク１が選
択される。
べろ。第２図は各バンクを４０９６Ｘ２０４８ドツトの
層について奥行き方向に４層並べた場合を示し、各バン
クを選択する条件は第３図による。例えば層選択信号９
（ＰＧＡＩ、ＰＧＡＯ）の２ビツトで行ない、 Ｐ
ＧＡ１＝０． ＰＧＡＯ＝１とした場合、バンク１が選
択される。
第４図は各バンクを４０９６母４０９６ドツトの層とし
て奥行き方向に２層並べた場合を示し。
て奥行き方向に２層並べた場合を示し。
バンクを選択する条件は第５図による。例えばＹ方向の
アドレス信号の１２ビツト目の信号Ｙｌｌと１層選択信
号９（ＰＧＡＯ）で行ない。Ｙ１１＝１、ＰＧＡＯ＝１
とした場合バンク３が選択される。
アドレス信号の１２ビツト目の信号Ｙｌｌと１層選択信
号９（ＰＧＡＯ）で行ない。Ｙ１１＝１、ＰＧＡＯ＝１
とした場合バンク３が選択される。
×
第６図は各バンクを１６３８４囚Ｈ２Ｏ４８（Ｙ）ドツ
トの層とした場合を示し、各バンクを選択する条件は第
７図による。例えばＸ方向のアドレス信号′ｉ１３で行
う。例えば＝１２＝０．苫１３＝１とした場合バンク２
が選択される。更にこの第６図の構成では本画像メモリ
装置を８組用いることで、第８図に示す様に１６３８４
苫１６３８４ドツトの広いアドレス空間の画像メモリを
構成することが可能である。
トの層とした場合を示し、各バンクを選択する条件は第
７図による。例えばＸ方向のアドレス信号′ｉ１３で行
う。例えば＝１２＝０．苫１３＝１とした場合バンク２
が選択される。更にこの第６図の構成では本画像メモリ
装置を８組用いることで、第８図に示す様に１６３８４
苫１６３８４ドツトの広いアドレス空間の画像メモリを
構成することが可能である。
以上３つのバンク構成（第２図、第４図、第６図）は計
算機から設定されるモードレジスタ７の内容によってダ
イナミックに切換えることが可能である。従ってこれら
の動作により、格納しようとする画像情報の内容によっ
て第９図（第２図相当）の４０９６４２０４８ビット２
層。
算機から設定されるモードレジスタ７の内容によってダ
イナミックに切換えることが可能である。従ってこれら
の動作により、格納しようとする画像情報の内容によっ
て第９図（第２図相当）の４０９６４２０４８ビット２
層。
第１０図（第４図相当）の４０９６≠４０９６ビツトゾ
２層、第１１図（第６図相当）の１６３８４’Ｘ２０・
４８ピツ）１層の、３つの構成をダイナミックに変化す
ることが可能である。
４８ピツ）１層の、３つの構成をダイナミックに変化す
ることが可能である。
（発明の効果）
以上説明したように本発明によれば計算機出力により設
定されるモードレジスタの内容によってバンク構成をダ
イナミックに切替えることができるので、格納する情報
の内容によってアダプティブに９画像メモリのアドレス
空間を広げたり９層方向に増やしたりダイナミンクにメ
モリ構成を可変することが可能となり、メモリの効率的
な利用が行える効果がある。
定されるモードレジスタの内容によってバンク構成をダ
イナミックに切替えることができるので、格納する情報
の内容によってアダプティブに９画像メモリのアドレス
空間を広げたり９層方向に増やしたりダイナミンクにメ
モリ構成を可変することが可能となり、メモリの効率的
な利用が行える効果がある。
第１図は本発明の一実施例のブロック構成図第２図、第
４図、第６図、第８図はメモリ構成の各例、第３図、第
５図及び第７図はその選択条件を示す。第９図、第１０
図、第１１図は第２図第４図、第６図のメモリ構成相当
品の対応例図を示す。 １、２．３．４・・・バンク１．２．３．４．５・・・
ＲＡＳ 信号の信号発生回路、６・・・ＣＡＳ信号の信
号発生回路７・・・モードレジスタ、８・・・メモリバ
ンクセレクタ、９・・・層選択信号、１０・・・読み出
し／書き込みＲ／Ｗ制御信号。
４図、第６図、第８図はメモリ構成の各例、第３図、第
５図及び第７図はその選択条件を示す。第９図、第１０
図、第１１図は第２図第４図、第６図のメモリ構成相当
品の対応例図を示す。 １、２．３．４・・・バンク１．２．３．４．５・・・
ＲＡＳ 信号の信号発生回路、６・・・ＣＡＳ信号の信
号発生回路７・・・モードレジスタ、８・・・メモリバ
ンクセレクタ、９・・・層選択信号、１０・・・読み出
し／書き込みＲ／Ｗ制御信号。
Claims (1)
- 層選択信号により、複数のバンクの選択動作を行うメモ
リバンクセレクタと、該メモリバンクセレクタにより複
数のバンクのダイナミックＲＡＭのＲＡＳ信号、ＣＡＳ
信号を生成するＲＡＳ、ＣＡＳ信号発生回路と、複数の
バンクで構成される画像メモリの組替え構成を行う計算
機出力により設定されるモードレジスタとで構成され、
格納する画像情報の内容により画像メモリのアドレス空
間、層方向の変更を前記モードレジスタの信号により行
うように構成したことを特徴とする画像メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24021985A JPS6299875A (ja) | 1985-10-26 | 1985-10-26 | 画像メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24021985A JPS6299875A (ja) | 1985-10-26 | 1985-10-26 | 画像メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6299875A true JPS6299875A (ja) | 1987-05-09 |
Family
ID=17056220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24021985A Pending JPS6299875A (ja) | 1985-10-26 | 1985-10-26 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6299875A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674684B1 (en) * | 2003-06-11 | 2004-01-06 | Infineon Technologies North America Corp. | Multi-bank chip compatible with a controller designed for a lesser number of banks and method of operating |
-
1985
- 1985-10-26 JP JP24021985A patent/JPS6299875A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674684B1 (en) * | 2003-06-11 | 2004-01-06 | Infineon Technologies North America Corp. | Multi-bank chip compatible with a controller designed for a lesser number of banks and method of operating |
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