CN101383184A - 半导体存储器件和数据存储方法 - Google Patents

Abstract

按照本发明的一个方面，提供了一种半导体存储器件，用于基于数据的坐标信息而存储限定多维空间的数据，包括：单元阵列，具有以网格模式排列的存储单元，用于存储数据；字线选择器，用于选择和驱动多条字线的任何一条，其激活在行方向上排列的存储单元；写入放大器和多个读出放大器，用于向在列方向上排列的存储单元写入数据和从其读取数据；放大器选择器，用于向所选择的一个写入放大器输入数据和从所选择的读出放大器输出数据；以及，地址转换电路，根据数据的坐标信息产生要向字线选择器提供的行地址，并且通过将数据的坐标信息转换为一维信息来产生要被提供到放大器选择器的列地址。

Description

半导体存储器件和数据存储方法

技术领域

本发明涉及半导体存储器件和数据存储方法。具体地，本发明涉及包括单元阵列的半导体存储器件和用于半导体存储器件的数据存储方法，所述单元阵列具有以网格模式排列的存储单元。

背景技术

近些年来，随着信息处理技术的发展，需要提高数据处理速度。在诸如矩阵计算或者图像处理的信息处理中，在一些情况下处理定义多维空间的数据。例如，在图像处理中，伴随显示器件的较高清晰度的实现，需要以更高速度显示更多的像素。鉴于这一点，提出了一种技术，其中，通过使用具有以网格模式排列的存储单元的存储器件，在所述存储器件内再现多维空间，并且将在数据空间内的地址与在存储器件内的地址相关联，由此提高数据处理速度。在下述文献内公开了这样的数据处理方法的示例：日本未审查专利申请公开No.05-120121、日本未审查专利申请公开No.09-259035、日本未审查专利申请公开No.10-112179以及日本未审查专利申请公开No.05-257458。

图41示出了在日本未审查专利申请公开No.05-120121内公开的半导体存储器件的方框图。在这个示例内，在具有以二维排列的存储单元的信息存储单元内存储图像数据。而且，使用暂时行/列编号(number)产生单元102、列对应转换单元103和行对应转换单元104来替换用于指定存储单元的行编号和列编号。因此，使用在日本未审查专利申请公开No.05-120121内公开的技术，能够高速执行图像数据的行/列替换处理。

图42示出了在日本未审查专利申请公开No.09-259035内公开的半导体存储器件的方框图。在这个示例内，在通过使用选择电路M1和M2改变行地址和列地址的组合之前，暂时向存储单元阵列210内写入二维图像，由此执行对于图像的旋转变换处理或者线形对称变换处理。因此，使用在日本未审查专利申请公开No.09-259035内公开的技术，能够高速执行图像的旋转变换处理或者线形对称变换处理。

图43示出了在日本未审查专利申请公开No.10-112179内公开的半导体存储器件的方框图。在这个示例内，半导体存储器件包括多个子阵列306-0到306-7。在矩形数据中的不同行内的数据被存储在不同的子阵列内。然后，并行执行数据的读和写，由此实现处理速度的提高。

图44示出了在日本未审查专利申请公开No.05-257458内公开的半导体存储器件的方框图。在这个示例内，半导体存储器件包括地址转换单元402，用于将形成图像的每个像素的逻辑地址转换为用于表示在存储器内的单元的位置的物理地址。而且，地址转换单元402产生物理地址，以便高效率地在存储器内布置像素数据。因此，使用在日本未审查专利申请公开No.05-257458内公开的技术，实现了存储器的有效使用。

但是，在日本未审查专利申请公开No.05-120121、日本未审查专利申请公开No.09-259035、日本未审查专利申请公开No.10-112179号以及日本未审查专利申请公开No.05-257458内公开的技术内，将图像数据划分为要存储的单元，其连接到不同的字线。当将动态随机存取存储器(DRAM)用作存储器件时，在所述存储器内，通过选择任何字线来选择在行方向上排列的单元，并且通过选择任何读出传感器来选择在列方向上排列的单元。因此，在现有技术内，必须在对于图像数据的写入操作或者读取操作期间驱动多条字线。鉴于上述情况，在日本未审查专利申请公开No.05-120121、日本未审查专利申请公开No.09-259035、日本未审查专利申请公开No.10-112179以及日本未审查专利申请公开No.05-257458内公开的技术内，产生一个问题：功耗按照要驱动的字线的数量而提高。在安装到便携装置等的半导体存储器件的领域内，非常需要减少功耗。因此，功耗的增加是一个严重的问题。

发明内容

在本发明的一个实施例内，提供了一种半导体存储器件，用于基于数据的坐标信息而存储该限定多维空间的数据，该半导体存储器件包括：单元阵列，包括以网格模式排列的存储单元，用于存储数据；字线选择器，用于选择和驱动多条字线的任何一条，以激活在行方向上排列的存储单元；多个写入放大器和多个读出放大器，用于向在列方向上排列的存储单元写入数据和从其读取数据；放大器选择器，用于选择所述多个写入放大器的任何一个和所述多个读出放大器的任何一个，以便向所述多个写入放大器的所选择的一个输入数据和从所述多个读出放大器的所选择的一个输出数据；以及地址转换电路，用于根据所述数据的坐标信息产生要向字线选择器提供的行地址，并且通过将所述数据的坐标信息转换为一维信息来产生要向放大器选择器提供的列地址。

在本发明的另一个实施例内，提供了一种用于半导体存储器件的数据存储方法，该半导体存储器件包括具有以网格模式排列的存储器单元的单元阵列，用于基于数据的坐标信息来存储限定多维空间的所述数据，所述数据存储方法包括：基于数据的坐标信息中的单个坐标信息来确定存储数据的行地址；以及基于被转换为一维信息的坐标信息来确定存储数据的列地址。

在按照本发明的半导体存储器件和数据存储方法内，通过将限定多维空间的数据转换为一维信息，能够在由单条字线指定的多个单元内存储在空间内提供的所有数据。因此，通过驱动单条字线，能够任意地访问在一个空间内提供的数据。换句话说，在访问在一个空间内提供的数据的情况下，不必驱动多条字线。因此，在按照本发明的半导体存储器件和数据存储方法内，能够减少在数据访问期间用于驱动字线所需要的功耗。

在按照本发明的半导体存储器件和数据存储方法内，能够减少用于数据访问所需要的功耗。

附图说明

通过下面结合附图的对于某些优选实施例的详细说明，本发明的上述和其他目的、优点和特征将更清楚，其中：

图1是示出按照本发明的实施例1的半导体存储器件的方框图；

图2是示出按照实施例1的地址转换电路的方框图；

图3是示出在按照实施例1的地址转换电路产生单元阵列行地址的情况下执行的地址转换的转换规则的图；其中，

(存储单元阵列的单元阵列行地址CAX)＝h比特，(字线的数量)＝2^h

(存储单元阵列的单元阵列列地址CAY)＝v比特，(放大器的数量)＝2^v

(由地址控制电路输出的字线地址WL)＝h比特

(由地址控制电路输出的位线地址BL)＝v比特

(要处理的图像的X轴方向上的地址X)＝m比特

(要处理的图像的Y轴方向上的地址Y)＝n比特；

图4是示出在按照实施例1的地址转换电路产生单元阵列列地址的情况下执行的地址转换的转换规则的图；其中，

(存储单元阵列的单元阵列行地址CAX)＝h比特，(字线的数量)＝2^h

(存储单元阵列的单元阵列列地址CAY)＝v比特，(放大器的数量)＝2^v

(由地址控制电路输出的字线地址WL)＝h比特

(由地址控制电路输出的位线地址BL)＝v比特

(要处理的图像的X轴方向上的地址X)＝m比特

(要处理的图像的Y轴方向上的地址Y)＝n比特；

图5是示出按照实施例1的半导体存储器件的单元阵列中的数据存储位置的图；

图6是示出在典型的半导体存储器件内的单元阵列内的数据存储位置的图；

图7是示出由按照实施例1的半导体存储器件读取的图像的图；

图8是示出按照实施例1的半导体存储器件的操作的时序图；

图9是示出由按照实施例1的半导体存储器件读取的图像的图；

图10是示出按照实施例1的半导体存储器件的操作的时序图；

图11是由按照实施例1的半导体存储器件读取的图像的图；

图12是示出按照实施例1的半导体存储器件的操作的时序图；

图13是由按照实施例1的半导体存储器件读取的图像的图；

图14是示出按照实施例1的半导体存储器件的操作的时序图；

图15是示出由按照实施例1的半导体存储器件读取的图像的图；

图16是示出按照实施例1的半导体存储器件的操作的时序图；

图17是示出在按照实施例的半导体存储器件内的数据读取时间和在典型的DRAM内的数据读取时间之间的比较的示例的图；

图18是示出在按照本发明的实施例2的地址转换电路产生单元阵列行地址的情况下执行的地址转换的转换规则的图；其中，

(存储单元阵列的单元阵列行地址CAX)＝h比特，(字线的数量)＝2^h

(存储单元阵列的单元阵列列地址CAY)＝v比特，(放大器的数量)＝2^v

(由地址控制电路输出的字线地址WL)＝h比特

(由地址控制电路输出的位线地址BL)＝v比特

(要处理的图像的X轴方向上的地址X)＝m比特

(要处理的图像的Y轴方向上的地址Y)＝n比特

(要处理的图像的Z轴方向上的地址Z)＝o比特；

图19是示出在按照实施例2的地址转换电路产生单元阵列列地址的情况下执行的地址转换的转换规则的图；其中，

(存储单元阵列的单元阵列行地址CAX)＝h比特，(字线的数量)＝2^h

(存储单元阵列的单元阵列列地址CAY)＝v比特，(放大器的数量)＝2^v

(由地址控制电路输出的字线地址WL)＝h比特

(由地址控制电路输出的位线地址BL)＝v比特

(要处理的图像的X轴方向上的地址X)＝m比特

(要处理的图像的Y轴方向上的地址Y)＝n比特

(要处理的图像的Z轴方向上的地址Z)＝o比特；

图20是示出按照实施例2的半导体存储器件的单元阵列中的数据存储位置的图；

图21是示出由按照实施例2的半导体存储器件读取的图像的图；

图22是示出按照实施例2的半导体存储器件的操作的时序图；

图23是示出按照本发明的实施例4的半导体存储器件的操作的时序图；

图24是示出按照本发明的实施例5的半导体存储器件的操作的(在串行操作期间的)时序图；

图25是示出按照实施例5的半导体存储器件的操作的(在并行操作期间的)时序图；

图26是示出了在本发明的实施例6内用于转换要处理的图像的方法的图；

图27是示出按照实施例6的半导体存储器件的操作的时序图；

图28是示出由按照本发明的实施例7的半导体存储器件读取的图像的图；

图29是示出按照实施例7的半导体存储器件的读取操作的时序图；

图30是示出按照实施例7的半导体存储器件的写入操作的时序图；

图31是示出按照实施例7的半导体存储器件的读取操作的另一个示例的时序图；

图32是示出按照实施例7的半导体存储器件的写入操作的另一个示例的时序图；

图33是示出按照本发明的实施例8的半导体存储器件的字线选择器、存储单元阵列和写入放大器/读出放大器的方框图；

图34是示出按照实施例8的半导体存储器件的写入操作的时序图；

图35是示出按照本发明的实施例9的半导体存储器件的方框图；

图36是示出按照实施例9的半导体存储器件的读取操作的时序图；

图37是示出按照实施例9的半导体存储器件的写入操作的时序图；

图38是示出按照本发明的实施例10的半导体存储器件的方框图；

图39是示出按照实施例10的半导体存储器件的读取操作的时序图；

图40是示出按照实施例10的半导体存储器件的写入操作的时序图；

图41是在日本未审查专利申请公开No.05-120121内公开的半导体存储器件的方框图；

图42是在日本未审查专利申请公开No.09-259035内公开的半导体存储器件的方框图；

图43是示出在日本未审查专利申请公开No.10-112179内公开的半导体存储器件的方框图；并且

图44是示出在日本未审查专利申请公开No.05-257458内公开的半导体存储器件的方框图。

具体实施方式

现在参见说明性实施例来在此说明本发明。本领域内的技术人员可以认识到，可以使用本发明的指导来实现许多替代实施例，并且本发明不限于用于解释性目的而说明的实施例。

实施例1

以下，将参见附图说明本发明的实施例。在下面，给出了一个示例的描述，其中，图像信息被作为用于限定多维空间的数据进行处理。要处理的数据包括用于表示在空间内的位置的坐标信息。例如，在限定二维空间的图像数据的情况下，每个数据包括X地址和Y地址。图1示出了按照本发明的实施例1的半导体存储器件1的方框图。如图1内所示，半导体存储器件1包括时钟产生电路10、命令解码器11、逻辑电路12、模式寄存器13、地址控制电路14、地址转换电路15、字线选择器16、单元阵列17、写入放大器/读出放大器18、放大器选择器19、锁存电路20和输入/输出缓存器21。

时钟产生电路10基于时钟信号CLK、反相时钟信号CLKb和时钟启用信号CKE来产生要用于半导体存储器件1内的时钟信号。命令解码器11解码由诸如芯片选择信号CS、行地址选通(RAS)信号、列地址选通(CAS)信号或者写入启用信号WE的信号指定的命令。

逻辑电路12响应于由命令解码器11解码的命令并且按照由模式寄存器指定的操作模式，而产生用于地址控制电路14、字线选择器16、放大器选择器19和锁存电路20的每个的控制信号。模式寄存器13根据从外部输入的X地址和Y地址来指定诸如突发模式(burst mode)或者正常操作模式的操作模式。

地址控制电路14包括地址缓存器、刷新计数器和突发计数器。地址缓存器暂时存储从外部输入的X地址和Y地址。在DRAM内使用的刷新计数器设置DRAM的刷新周期，并且产生其刷新地址。突发计数器在存储器的突发操作内产生用于指定在单元阵列17内的每个存储单元的地址。地址控制电路14输出由地址缓存器、刷新计数器和突发计数器产生的地址作为字线地址WL和位线地址BL。字线地址WL指定在单元阵列17内以网格模式排列的存储单元的行方向上的每个位置。位线地址BL指定在单元阵列17内以网格模式排列的存储单元的列方向上的每个地址。而且，地址控制电路14响应于由逻辑电路12输出的控制信号，而选择和输出由地址缓存器、刷新计数器和突发计数器输出的任何一个地址。注意，字线地址WL和位线地址BL每个通过使用多个比特而指示单个地址。

当要输入的数据限定由X地址和Y地址指定的空间时，地址转换电路15根据所述数据的坐标信息来产生要提供到字线选择器16的单个单元阵列行地址CAX，并且通过将所述数据的坐标信息转换为一维信息而产生要被提供到放大器选择器19的单元阵列列地址CAY。在实施例1内，取代字线地址和位线地址，使用单元阵列行地址CAX和单元阵列列地址CAY来激活单元阵列17的存储单元。例如，当地址控制电路14基于X地址输出字线地址WL并且基于Y地址示出位线地址BL时，地址转换电路15通过使用字线地址WL和位线地址BL的每个的任何数量的比特来产生单个单元阵列行地址CAX，并且通过使用不用于产生单元阵列行地址CAX的字线地址WL和位线地址BL的每个的比特的组合来产生单元阵列列地址CAY。下面说明地址转换电路15的细节。

单元阵列17包括以网格模式排列的多个存储单元。按照实施例1，在单元阵列17内，确定在行方向上排列的存储单元的数量，以便能够全部存储在图像空间内的所有像素。字线选择器16根据单元阵列行地址CAX来选择多条字线的任何一条。所选择的字线与以网格模式排列的存储单元内的同一行内排列的多个存储单元连接。因此，字线选择器16选择字线的任何一条，由此激活连接到所选择的字线的存储单元。写入放大器/读出放大器18包括多对写入放大器和读出放大器。该多对写入放大器和读出放大器每对连接到一个位线对。该位线对包括作为一对的两条位线，并且所述位线对被作为行进行处理。所述位线对与以网格模式排列的存储单元内的同一列内排列的多个存储单元连接。放大器选择器19根据单元阵列列地址CAY选择多对写入放大器和读出放大器的任何一对。注意，半导体存储器件1包括多组单元阵列17、字线选择器16和写入放大器/读出放大器18。多组那些部件的每个组被称为体(bank)。在图1内，示出了体0-3。除非另外指定，下面说明对于体0的操作。

锁存电路20包括多个锁存电路。锁存电路20与由时钟产生电路10输出的时钟信号同步地加载从外部输入的数据，并且向由放大器选择器19选择的写入放大器输出数据。而且，锁存电路20与由时钟产生电路10输出的时钟信号同步地加载从由放大器选择器19选择的读出放大器输出的数据，并且向输入/输出缓存器21输出数据。输入/输出缓存器21向锁存电路20输出从外部输入的数据DQ，并且向外部输出从锁存电路20输出的数据DQ。假定半导体存储器件1通过使用多个数据输入/输出端子来并行执行数据的输入和输出。

在这种情况下，详细说明地址转换电路15。图2示出了按照实施例1的地址转换电路15的方框图。如图2内所示，地址转换电路15包括图像映射电路15a-15b和图像映射选择器15e。在图像映射电路15a到15d内，对于要处理的每个大小的图像预定地址转换方法。例如，图像映射电路15a处理在垂直方向(Y轴方向)上具有80像素大小和在水平方向(X方向)上具有80像素大小的图像。图像映射电路15a到15d每个根据从地址控制电路14输出的字线地址WL和位线地址BL来产生单个单元阵列行地址CAX和多个单元阵列列地址CAY。图像映射电路15a到15d可以通过使用转换表作为地址转换规则来执行地址转换，或者可以通过计算来执行地址转换。或者，可以按照要处理的图像的大小来改变在图像映射电路的输入侧上的总线布线和在其输出侧上的总线布线之间的连接的组合。

图像映射选择器15e响应于从外部输入的图像大小选择信号而激活图像映射电路15a到15d的任何一个，并且禁用剩余的图像映射电路。具体上，地址转换电路15按照响应于图像大小选择信号而选择的图像映射电路内设置的规则执行地址转换。

接着，详细说明地址转换。在图3和4内示出了地址转换规则的示例。在下面的示例内，为了概括转换规则，假定使用h比特的比特宽度来形成单元阵列行地址CAX和由地址控制电路14输出的字线地址WL，并且使用v比特的比特宽度来形成单元阵列列地址CAY和由地址控制电路14输出的位线地址BL。而且，假定要在X轴方向上处理的图像的地址X由m个比特构成，并且要在Y轴方向上处理的图像的地址Y由n个比特构成。换句话说，在单元阵列17内提供的字线的数量是2^h，并且在单元阵列17内提供的位线对的数量是2^v。

图3示出了用于从由地址控制电路14输出的字线地址WL和位线地址BL向单元阵列行地址CAX的地址转换的转换规则的示例。在这个示例内，将h比特的字线地址WL与图像的X地址相关联。例如，字线地址WL的最低有效位WL1与X地址的最低有效位X1相关联。因此，使用字线地址WL的m比特来限定X地址。在这种情况下，字线地址的从第m+1比特到第h比特(最高有效位)的比特具有共同值，作为在要处理的图像空间内的像素的坐标地址。

地址转换电路15根据由地址控制电路14输出的地址信息来产生单元阵列行地址CAX。在这个示例内，地址转换电路15通过使用在位线地址BL内不被用作表示图像空间的值的位线地址(例如从Y地址的第n+1比特到第v比特(最高有效位)的比特值)来产生单元阵列行地址CAX。例如，Y地址的从第n+1比特到最高有效位的比特与以从单元阵列行地址CAX的最低有效位起的单元阵列行地址CAX的比特相关联。可以任意地设置不与Y地址的任何比特值相关联的单元阵列行地址CAX的比特值。

图4示出了从由地址控制电路14输出的字线地址WL和位线地址BL向单元阵列列地址CAY的地址转换的转换规则的示例。在这个示例内，v比特位线地址BL与图像的Y地址相关联。例如，位线地址BL的最低有效位BL1与Y地址的最低有效位Y1相关联。然后，使用位线地址BL的n比特来限定Y地址。在这种情况下，位线地址的从第n+1比特到第v比特(最高有效位)的比特具有共同值，作为在要处理的图像空间内的像素的坐标地址。

地址转换电路15根据由地址控制电路输出的地址信息来产生单元阵列列地址CAY。在这个示例内，地址转换电路15通过使用在字线地址WL和位线地址BL内的、被用作表示图像空间的值的字线地址和位线地址(例如从X地址的最低有效位到第m比特的比特值和从Y地址的最小有效比特到第n比特的比特值)来产生单元阵列列地址CAY。例如，作为从X地址的最低有效位到第m比特的比特的值，使用从X地址的最低有效位到第m比特的比特的值。另外，作为从单元阵列行地址CAX的第m+1比特到最高有效位的比特的值，使用从Y地址的最低有效位到第n比特的比特的值。

具体上，地址转换电路15通过使用具有共同值的X地址和Y地址的每个的比特作为要处理的图像的空间坐标，产生单个单元阵列行地址CAX。而且，地址转换电路15通过使用具有作为要处理的图像的空间坐标的不同值的X地址和Y地址的每个的比特来产生单元阵列列地址CAY。结果，能够在由单个单元阵列行地址CAX指定的存储单元内存储具有预定区域的图像。注意，可以使用X地址和Y地址的任何一个来产生单元阵列行地址CAX，或者可以使用X地址和Y地址的组合来产生该单元阵列行地址CAX。能够根据情况来任意设置在单元阵列列地址CAY的比特与X地址和Y地址的每个的比特之间的对应关系。

接着，图5示出了在按照转换规则在单元阵列17内存储具有在X轴方向上的8个像素和在Y轴方向上的16个像素的大小的图像的情况下获得的数据存储地址。在具有在X轴方向上的8个像素和在Y轴方向上的16个像素的大小的图像内，通过使用3比特X地址和4比特Y地址在来表达在图像空间内的所有像素的地址。在这个示例内，将Y地址的最高三个位用作单元阵列行地址CAX，并且将X地址的最低三个位用作单元阵列列地址CAY的最低三个位。另外，Y地址的最低四个位被用作单元阵列列地址CAY的最高四个位。

如图5内所示，在连接到由地址值“0”指定的单条字线的存储单元内，存储具有表示“0”值的最高三个位的Y地址的图像。图6示出了在当不使用地址转换电路15时在单元阵列17内存储具有相同大小的图像的情况下获得的数据存储位置。在这种情况下，如图6内所示，通过使用八条字线和16个位线对来存储图像。

接着，说明按照实施例1的半导体存储器件的数据读取操作。在这种情况下，将说明用于读取5种类型的图像的操作，所每个类型的图像具有例如8个像素×8个像素的相同图像空间。在图7、9、11、13和15内示出了要读取的图像的示例，并且在图8、10、12、14和16内示出了用于读取那些图像的操作的时序图。注意，在下面的说明(包括下面的示例的说明)内，作为操作的示例，通过使用Y地址的一部分来控制单元阵列行地址CAX，并且通过使用未用于产生单元阵列行地址CAX的X地址和Y地址的剩余部分来控制单元阵列列地址CAY。因此，当使用X地址和Y地址的组合来产生单元阵列行地址CAX和单元阵列列地址CAY时，可以设置规格以便能够及时地输入对应于单元阵列行地址CAX和单元阵列列地址CAY的X地址和Y地址，并且能够根据所述规格来进行适当的改变。

在典型的DRAM存储器内，通过RAS信号来指定存储单元的字线地址。然后，在由tRCD基于RAS信号而确定的时间过去后，输入CAS信号，以便指定位线地址。在输入CAS信号后，在由延迟确定的时间过去后输出要读取的数据。而且，在读取由与指定的字线不同的字线指定的存储单元内存储的数据的情况下，在输出了从指定的字线地址读取的所有数据后执行预充电。然后，在由tRP确定的时间过去后，通过使用RAS信号和CAS信号来新指定字线地址和位线地址。注意，tRCD、延迟和tRP每个表示在半导体存储器件内确定的时间。半导体存储器件基于时钟信号CLK工作。对应于时钟信号CLK的一个周期的时间在下文中被称为tCK。

首先，在图7内所示的图像通过使用14个像素来表示字符“A”。图8是示出读取表示字符“A”的14个数据的情况的时序图。如图8内所示，在第一时钟CL1的时间输入RAS信号时，半导体存储器件1接收操作开始命令ACT。在这种情况下，也同时输入用作单元阵列行地址CAX的Y地址。然后，半导体存储器件1在第三时钟CL3的时间接收CAS信号，并且也接收读取命令RED。在这种情况下，输入被用作单元阵列列地址CAY的一部分的X地址。然后，在由延迟确定的时间过去后，输出数据Q0。数据Q0是由坐标(Y＝1，X＝3)表示的数据，该坐标由与第一时钟CL1同步地输入的Y地址和与第三时钟CL3同步地输入的X地址来指定。

在半导体存储器件1内，在第三时钟CL3后与时钟同步地按照顺序输入X地址和Y地址，由此读取基于使用输入地址产生的单元阵列列地址CAY而选择的14个数据。在这个示例内，在从当向半导体存储器件1输入RAS信号的时间到完成所有数据的读取的时间的时段期间需要19个时钟。在半导体存储器件1内，在由单条字线激活的存储单元内存储关于在图像空间内的像素的信息。因此，不输入RAS信号和CAS信号，直到读取了所有的数据。而且，在读取所有的数据后执行预充电操作，并且进行用于读取在另一个图像空间内的图像数据的准备。

在图9内所示的图像是通过使用8个像素形成的直线图像，这些像素具有在由在图像空间内的“2”的Y地址指定的列内的坐标。图10是示出在读取用于表示直线图像的8个数据的情况的时序图。如图10内所示，在第一时钟CL1的时间输入RAS信号时，半导体存储器件1接收操作开始命令ACT。在这种情况下，也同时输入用作单元阵列行地址CAX的Y地址。然后，半导体存储器件1在第三时钟CL3的时间接收CAS信号，并且也接收读取命令RED。此时，输入用作单元阵列列地址CAY的一部分的X地址。然后，在由延迟确定的时间过去后输出数据Q0。数据Q0是由坐标(Y＝2，X＝0)表示的数据，所述坐标由与第一时钟CL1同步地输入的Y地址和与第三时钟CL3同步地输入的X地址指定。

在半导体存储器件1内，在第三时钟CL3后与时钟同步地顺序地输入X地址和Y地址，由此读取8个数据。在这个示例内，在从当向半导体存储器件1输入RAS信号的时间到完成所有数据的读取的时间的时段期间需要13个时钟。在半导体存储器件1内，在由单条字线激活的存储单元内存储关于在图像空间内的像素的信息。因此，不输入RAS信号和CAS信号直到读取了所有的数据。而且，在读取所有的数据后执行预充电操作，并且进行用于读取在另一个图像空间内的图像数据的准备。

在图11内所示的图像包括在图像空间中位于对角的8个像素。图12是示出读取表示对角延伸的直线图像的8个数据的情况的时序图。如图12内所示，在第一时钟CL1的时间输入RAS信号时，半导体存储器件1接收操作开始命令ACT。在这种情况下，也同时输入用作单元阵列行地址CAX的Y地址。然后，半导体存储器件1在第三时钟CL3的时间接收CAS信号，并且也接收读取命令RED。此时，输入用作单元阵列列地址CAY的一部分的X地址。然后，在由延迟确定的时间过去后输出数据Q0。数据Q0是由坐标(Y＝0，X＝0)表示的数据，所述坐标由与第一时钟CL1同步地输入的Y地址和与第三时钟CL3同步地输入的X地址来指定。

在半导体存储器件1内，在第三时钟CL3后与时钟同步地顺序地输入X地址和Y地址，由此读取8个数据。在这个示例内，在从当向半导体存储器件1输入RAS信号的时间到完成所有数据的读取的时间的时段期间需要13个时钟。在半导体存储器件1内，在由单条字线激活的存储单元内存储关于在图像空间内的像素的信息。因此，不输入RAS信号和CAS信号直到读取了所有的数据。而且，在读取所有的数据后执行预充电操作，并且进行用于读取在另一个图像空间的图像数据的准备。

图13的图像示出了每个由位于Y轴方向上的8个像素表示的字线。所述字线具有分别由X地址0、3、5和7指定的X地址。图14是示出读取表示多条线的32个数据的情况的时序图。在这个示例内，假定半导体存储器件1执行突发操作。所述突发操作是下述操作，其中，当输入RAS信号时输入的Y地址被用作首地址，由此利用在半导体存储器件1内提供的突发计数器来产生接着所述首地址之后的Y地址。在这个示例的半导体存储器件1内，反相时钟信号的使用使得能够获得当半导体存储器件1根据单相时钟信号操作时获得的数据输出速度的两倍高的数据输出速度。这样的数据输出方法被称为双倍数据速率(double data rate)。

如图14内所示，在第一时钟CL1的时间输入RAS信号时，半导体存储器件1接收操作开始命令ACT。在这种情况下，也同时输入用作单元阵列行地址CAX的Y地址。然后，半导体存储器件1在第三时钟CL3的时间接收CAS信号，并且也接收读取命令RED。此时，输入用作单元阵列列地址CAY的一部分的X地址。然后，在由延迟确定的时间过去后输出数据Q0。数据Q0是由坐标(Y＝0，X＝0)表示的数据，所述坐标由与第一时钟CL1同步地输入的Y地址和与第三时钟CL3同步地输入的X地址来指定。

半导体存储器件1通过突发操作而顺序读取8个数据，而不输入单独的X地址和Y地址。在顺序执行多个突发操作的情况下，使用CAS信号来输入适当地读取的首地址。在这个示例内，在从当向半导体存储器件1输入RAS信号的时间到完成所有数据的读取的时间的时段期间需要21个时钟。在半导体存储器件1内，在由单条字线激活的存储单元内存储关于在图像空间内的像素的信息。因此，不输入RAS信号直到读取了所有的数据。而且，在读取所有的数据后执行预充电操作，并且进行用于读取在另一个图像空间内的图像数据的准备。

在图15内所示的图像是在Y轴方向上具有8个像素区域和在X轴方向上具有6个像素区域的图像。图16是示出读取对应于所述区域的48个数据的情况的时序图。也在这种情况下，以与在图13内所示的示例内相同的方式通过突发操作来读取像素。也在这个示例内，按照双倍数据速率来读取数据。

如图16内所示，在第一时钟CL1的时间输入RAS信号时，半导体存储器件1接收操作开始命令ACT，在这种情况下，也同时输入用作单元阵列行地址CAX的Y地址。然后，半导体存储器件1在第三时钟CL3的时间接收CAS信号，并且也接收读取命令RED。此时，输入用作单元阵列列地址CAY的一部分的X地址。然后，在由延迟确定的时间过去后输出数据Q0。数据Q0是由坐标(Y＝0，X＝0)表示的数据，所述坐标由与第一时钟CL1同步地输入的Y地址和与第三时钟CL3同步地输入的X地址来指定。

半导体存储器件1通过突发操作顺序地读取8个数据，而不输入单独的X地址和Y地址。在顺序地执行多个突发操作的情况下，使用CAS信号来输入适当地读取的首地址。在这个示例内，在从当向半导体存储器件1输入RAS信号的时间到完成所有数据的读取的时间的时段期间需要29个时钟。在半导体存储器件1内，在由单条字线激活的存储单元内存储关于在图像空间内的像素的信息。因此，不输入RAS信号直到读取了所有的数据。而且，在读取所有的数据后执行预充电操作，并且进行用于读取在另一个图像空间内的图像数据的准备。

如上所述，在按照实施例1的半导体存储器件1内，地址转换电路15通过将限定二维空间的图像数据转换为一维信息而产生单元阵列列地址。而且，地址转换电路15产生用于每个图像空间的单个单元阵列行地址。结果，能够在连接到单条字线的存储单元内存储用于单个图像空间的数据。换句话说，半导体存储器件1使得能够仅仅通过激活单条字线而访问图像数据，所述图像数据被存储在单元阵列17内，并且限定二维空间。因此，在半导体存储器件1内，能够减少要激活的字线的数量，导致减少数据访问所需要的功耗。

在图像空间内的X地址和Y地址分别对应于字线地址和位线地址。在访问具有不同的X地址的数据的情况下，需要为对于所述不同的X地址的每个的访问执行预充电操作。在典型的DRAM内，使用多条字线来存储限定二维空间的数据，因此必须执行多个预充电操作。另一方面，按照实施例1的半导体存储器件1通过将预充电操作仅仅执行一次来使得能够进行对于具有不同的X地址的数据的任意访问。因为这个原因，在半导体存储器件1内，能够减少对于预充电操作所需要的功耗。

而且，在访问在典型的DRAM内具有不同X地址的数据的情况下，必须将RAS信号的输入、CAS信号的输入和预充电操作执行多次。另一方面，根据实施例1的半导体存储器件1通过将RAS信号的输入、CAS信号的输入和预充电操作仅仅执行一次，使得能够任意地访问具有不同X地址的数据。换句话说，在半导体存储器件1内，与典型的DRAM相比较，能够减少与要访问的数据的量无关地执行的RAS信号的输入、CAS信号的输入和预充电操作所需要的时间。图17示出了在典型的DRAM内的操作时间和在按照实施例1的半导体存储器件1内的操作时间之间的比较的示例。

在图17内，假定由tRCD确定的时间被表示为“a”，由延迟确定的时间被表示为“b”，时钟信号的一个周期tCK被表示为“c”，并且由tRP确定的时间被表示为“d”。当例如访问在典型DRAM中的具有2×2的图像大小的数据时，以2(a+b+2c+d)来表示处理时间。另一方面，在半导体存储器件1内，以a+b+4c+d来表示处理时间。在这种情况下，在典型的DRAM和半导体存储器件1之间，依赖于要读取的数据的量的与“c”相关的项是相同的。因此，对于除了与“c”相关的项相关联的时间之外的时间进行比较。关于在典型的DRAM和半导体存储器件1之间的处理时间的比率，当假定典型DRAM的处理时间是100％时，半导体存储器件1能够使用所述处理时间的50％来完成操作。当要读取的图像的X轴方向上的像素的数量增加时，处理时间的比率的差变大。即，按照实施例1的半导体存储器件1与典型的DRAM相比较使得能够以较高速度进行数据处理。当要处理的图像的大小增加时，半导体存储器件1的高速操作的效果变得更大。

按照实施例1的半导体存储器件1包括对应于要由地址转换电路15处理的图像的每个大小的多个图像映射电路15a到15d。图像映射电路15a到15d能够按照预定的转换规则而执行地址转换而不需要算术处理。换句话说，在半导体存储器件1内，即使当执行地址转换时，由于算术处理而导致的功耗也不增加。因此，在半导体存储器件1内，能够防止增加由于执行地址转换而导致的功耗。

而且，在按照实施例1的半导体存储器件1内，地址转换电路按照预定的转换规则来执行地址转换。因此，与数据的地址无关地确定在转换之前的地址和转换之后的地址之间的对应。具体地，在半导体存储器件1内存储的数据保持由外部装置指定的坐标信息。结果，外部装置能够访问在半导体存储器件1内存储的数据而无需转换所述数据的坐标信息。

实施例2

实施例1示出了处理限定二维空间的图像数据的示例。在本发明的实施例2内，说明处理限定三维空间的图像数据的示例。在这种情况下，作为用于表示三维空间的坐标信息，使用X轴(X地址)、Y轴(Y地址)和Z轴(Z地址)。在实施例2内，地址转换电路15使用X地址、Y地址和Z地址的组合来产生单元阵列列地址CAY。注意，Z地址被作为用于指定例如在半导体存储器件1内的单元阵列的体(bank)的体地址BA来处理。具体地，当向半导体存储器件1输入Z地址时，利用地址控制电路14输出对应于Z地址的体地址BA。

在图18和19内示出了按照实施例2的地址转换规则的示例。图18示出了用于从由地址控制电路14输出的字线地址WL向单元阵列行地址CAX的地址转换的转换规则的示例。在这个示例内，h比特字线地址WL与图像的X地址相关联。例如，字线地址WL的最低有效位WL1与X地址的最低有效位X1相关联。使用字线地址WL的m比特来定义X地址。在这种情况下，字线地址的从第m+1比特到第h比特(最高有效位)的比特具有共同值，作为要处理的图像空间的坐标地址。

地址转换电路15根据由地址控制电路14输出的地址信息来产生单元阵列行地址CAX。在这个示例内，地址转换电路15通过使用在字线地址WL内的、不被用作表示图像空间的值的字线地址(例如从X地址的第m+1比特到第h比特(最高有效位)的比特的值)来产生单元阵列行地址CAX。例如，从X地址的第m+1比特到最高有效位的比特与从单元阵列行地址CAX的最低有效位起的比特相关联。另外，能够任意地设置不与X地址的任何比特值相关联的单元阵列行地址CAX的比特值。

图19示出了用于从由地址控制电路14输出的字线地址WL、位线地址BL和体地址BA向单元阵列列地址CAY的地址转换的转换规则的示例。在这个示例内，将v比特位线地址与图像的Y地址相关联。例如，位线地址BL的最低有效位BL1与Y地址的最低有效位Y1相关联。然后，使用位线地址BL的n比特来定义Y地址。在这种情况下，位线地址的从第n+1比特到第v比特(最高有效位)的比特具有共同值，作为要处理的图像空间内的图像的坐标地址。

地址转换电路15根据由地址控制电路14输出的地址信息来产生单元阵列列地址CAY。在这个示例内，地址转换电路15通过使用在字线地址WL、位线地址BL和体地址BA内的、被用作表示图像空间的值的字线地址、位线地址和体地址BA(例如从X地址的最低有效位到第m比特的比特的值、从Y地址的最低有效位到第n比特的比特的值，和从体地址BA的最低有效位到第。比特的比特的值)来产生单元阵列列地址CAY。例如，作为单元阵列列地址CAY的从最低有效位到第。比特的比特的值，使用z地址的从最低有效位到第。比特的比特的值。作为单元阵列列地址CAY的从第o+1比特到第o+n比特的比特的值，使用Y地址的从最低有效位到第n比特的比特的值。作为单元阵列列地址CAY的从o+n+1比特到最高有效位的比特的值，使用X地址的从最低有效位到第m比特的比特的值。

换句话说，地址转换电路15通过使用具有共同值的X地址、Y地址和Z地址的每个的比特作为要处理的图像的空间坐标来产生单个单元阵列行地址CAX。另外，地址转换电路15通过使用具有作为要处理的图像的空间坐标的不同值的X地址、Y地址和Z地址的每个的比特来产生单元阵列列地址CAY。结果，能够在由单个单元阵列行地址CAX指定的存储单元内存储具有三维空间的图像。注意，可以通过使用X地址、Y地址和Z地址的任何一个来产生单元阵列行地址CAX，或者可以通过使用X地址、Y地址和Z地址的组合来产生单元阵列行地址CAX。而且，能够根据情况任意设置在单元阵列列地址CAY的比特与X地址、Y地址和Z地址的每个的比特之间的对应关系。

而且，将说明按照实施例2的半导体存储器件的读取操作。首先，在图20内示出了按照实施例2的单元阵列内的数据存储位置。如图20内所示，在实施例2内，在连接到单条字线的存储单元内存储单个三维图像数据(例如具有4像素×4像素×4像素的图像空间的图像数据)。在下面的说明内，描述当读取图像数据时执行的操作作为示例。在图21内示出了要读取的图像的示例，并且在图22内示出了读取所述图像的情况的时序图。

要读取的数据包括由在图21内的Q0到Q4表示的5个像素。如图22内所示，在第一时钟CL1的时间输入RAS信号时，半导体存储器件1接收操作开始命令ACT。在这种情况下，也同时输入用作单元阵列行地址CAX的X地址。然后，半导体存储器件1在第三时钟CL3的时间接收CAS信号，并且也接收读取命令RED。在这种情况下，输入用作单元阵列列地址CAY的一部分的Y地址和Z地址。然后，在由延迟确定的时间过去后输出数据Q0。数据Q0是由坐标(Y＝0，X＝0，Z＝0)表示的数据，所述坐标由与第一时钟CL1同步地输入的X地址以及与第三时钟CL3同步地输入的Y地址和Z地址来指定。

在半导体存储器件1内，在第三时钟CL3后与时钟同步地顺序输入X地址和Y地址，由此读取5个数据。在这个示例内，在从当向半导体存储器件1输入RAS信号的时间到完成所有数据的读取的时间的时段期间需要10个时钟。在半导体存储器件1内，在由单条字线激活的存储单元内存储关于在图像空间内的像素的信息。因此，不输入RAS信号和CAS信号直到读取了所有的数据。而且，在读取所有的数据后执行预充电操作，并且进行用于读取在另一个图像空间内的图像数据的准备。

如上所述，半导体存储器件1通过将用于由地址转换电路15执行的地址转换的规则与三维数据相关联，而能够不仅处理二维数据还能够处理三维数据。

实施例3

在实施例1和2内，要访问的体的数量是1。当半导体存储器件1包括多个体时，能够通过体交织控制来并行访问多个体。所述体交织控制表示在包括多个体的半导体存储器件内执行的控制。在体交织控制内，能够单独地激活每个体的字线。另外，能够从连接到在每个体内的激活的字线的存储单元并行读取数据。通过使用体交织控制，当例如通过4个比特表示单个像素的值时，可以将这些比特的值划分为多个体以供存储。

实施例4

在本发明的实施例4内，Z地址不被用作表示空间坐标的地址，而是被用作用于表示数据输入/输出端子(以下简写为“I/O端子”)的编号的端子地址。在半导体存储器件内，一般预先确定I/O端子的数量，并且不可能在生产半导体存储器件后改变I/O端子的数量。在这种情况下，当处理具有大于I/O端子的实际数量的比特宽度的数据时，必须使用另一个半导体存储器件，或者重新设计半导体存储器件。

鉴于这一点，在实施例4内，Z地址与I/O端子的编号相关联。例如，在具有16个I/O端子的半导体存储器件内，当处理具有64比特的比特宽度的数据时，向由0表示的Z地址分配第0到第15I/O端子，并且向由1表示的Z地址分配第16到第31I/O端子，向由2表示的Z地址分配第32到第47I/O端子，并且向由3表示的Z地址分配第48到第63I/O端子。另外，具有64比特的比特宽度的数据被划分为具有16比特的比特宽度的数据。然后，以要输入/输出的数据的顺序添加Z地址作为数据的地址。

图23是示出在以上述方式使用Z地址的情况下半导体存储器件1的数据输出操作的时序图。注意，在这个示例内，按照突发操作在半导体存储器件1内产生Z地址。如图23内所示，当输入RAS信号和CAS信号时，输出数据Q0。数据Q0对应于通过第0到第15I/O端子输出的数据。然后，输出数据Q1到Q3。数据Q1对应于通过第16到第31I/O端子输出的数据。数据Q2对应于通过第32到第47I/O端子输出的数据。数据Q3对应于通过第48到第63I/O端子输出的数据。

如上所述，在按照实施例4的半导体存储器件1内，地址转换电路使用X地址、Y地址和Z地址的组合来产生单元阵列列地址。因此，即使当Z地址被用作对应于I/O端子的编号的附加信息时，能够在连接到单条字线的存储单元内存储数据，其中，通过所述I/O端子来输入/输出数据。换句话说，通过使用Z地址来作为附加信息，半导体存储器件1能够处理具有不同比特宽度的各种数据，而与I/O端子的数量无关。因为在半导体存储器件1内产生Z地址，因此在这种情况下，外部装置也能够通过仅仅使用X地址和Y地址来管理数据。

实施例5

在本发明的实施例5内，当用多个比特来表示单个像素的值时，Z地址被用作与表示所述像素的值的比特的位置相关联的数据地址。例如，当用4个比特来表示输出数据时，输出数据的最低有效位被分配到由0表示的Z地址，输出数据的第二最低有效位被分配到由1表示的Z地址，输出数据的第三最低有效位被分配到由2表示的Z地址，输出数据的最高有效比特被分配到由3表示的Z地址。

注意，在实施例5内，按照突发操作在半导体存储器件1内产生Z地址。地址转换电路15使用X地址、Y地址和Z地址的组合来产生单元阵列列地址CAY。

图24是示出按照实施例5的半导体存储器件1的操作的时序图。如图24内所示，在实施例5内，当指定基于X地址和Y地址读取的数据的地址时，其后输出四个数据，即数据Q0到Q3。在这种情况下，按照突发操作来顺序地输出数据Q0到Q3。而且，数据Q0到Q3对应于4比特数据的比特。

如上所述，在按照实施例5的半导体存储器件1内，由多个比特表示的数据的每个比特与每个Z地址相关联，由此，在连接到单条字线的存储单元内存储由多个比特形成的数据。在这种情况下，因为在半导体存储器件1中产生Z地址，因此外部装置能够通过仅仅使用X地址和Y地址来管理数据。

注意，在上述的实施例内，半导体存储器件1按照串行操作顺序地输出数据。或者，半导体存储器件1能够按照并行操作来输出数据，以用于通过使用多个I/O端子来并行输出数据。图25是示出用于执行并行操作的半导体存储器件1的操作的时序图。如图25内所示，在并行操作内，在输入CAS信号后，与单个时钟同步地同时输出四个数据。

实施例6

在本发明的实施例6内，当单个图像空间被划分为多个小空间时，Z地址被用作用于表示所述小空间的小空间地址。在半导体存储器件1内，单元阵列行地址CAX和单元阵列列地址CAY由多个比特形成。因此，由2的幂表示字线的数量和位线对的数量。另一方面，在单个图像空间内的X轴方向上的像素的数量和在Y轴方向的像素的数量不一定由2的幂表示。结果，在单元阵列17内的存储单元的使用效率可能变差。

鉴于这一点，在实施例6内，将单个图像空间处理为具有由2的幂限定的像素数量的一组小空间(例如小图像)。例如，在X轴方向上具有1024个像素和在Y轴方向上具有768个像素的情况下，图像被划分为在X轴方向上具有1024个像素和在Y轴方向上具有256个像素的小图像，由此将单个图像处理为一组三个小图像。然后，对所述小图像的每个分配Z地址。在图26内示出了通过这样的划分而获得的屏幕图像。

图27是示出这种情况的半导体存储器件1的操作的时序图。如图27内所示，使用X地址、Y地址和Z地址来指定要读取的像素，由此能够以与实施例2内相同的方式来也在实施例6内访问数据。注意，也能够通过地址转换电路15执行图像的划分和在划分后的被分配到小空间的Z地址的产生。

如上所述，在按照实施例6的半导体存储器件1内，大小不由2的幂限定的图像也被划分为小图像，每个小图像具有由2的幂表示的大小。结果，能够增强在单元阵列17内排列的存储单元的使用效率。而且，当通过地址转换电路15执行按照实施例6的图像大小的转换时，外部装置不必执行任何转换。

实施例7

本发明的半导体存储器件1具有如上所述的减少功耗的效果。另外，当将本发明的半导体存储器件1与诸如按照全页面操作而读取和写入数据的CPU的数据处理装置组合时，能够获得具体提高数据读取/写入操作的速度的效果。所述全页面操作表示用于访问在输入一对地址(例如X地址和Y地址的组合)后访问连接到单条字线的多个存储单元的操作。在本发明的实施例7内所述的数据发送/接收方法中，根据用于本发明的半导体存储器件1的数据存储方法来改变用于CPU的数据发送/接收方法，由此能够增强提高数据读取/写入操作的速度的效果。

图28示出了在实施例7内要处理的图像的示例。如图28内所示，图像具有对应于在具有8×8像素的图像的上半部分内的数据Q0到QV的像素数据。当处理这样的图像时，在典型SDRAM内执行的操作中，指定地址(X＝0，Y＝0)，并且发送/接收数据Q0到Q3，数据Q0到Q3被存储在连接到由0表示的X地址指定的字线的存储单元内。然后，指定地址(X＝1，Y＝0)，并且发送/接收被存储在由1表示的X地址指定的字线的存储单元内的数据Q4到Q7。其后，对于由2表示的X地址到由7表示的X地址的地址，顺序地重复操作。

另一方面，在实施例7内所示的全页面操作内，通过调整地址转换方法，例如，指定地址(X＝0，Y＝0)，然后，能够顺序地读取或者写入数据Q0到QV而不必再一次指定地址。图29是示出按照实施例7的读取操作的时序图。如图29内所示，在实施例7内所示的数据发送/接收方法内，在时钟CL1的时间指定第0个Y地址以及操作开始命令ACT。然后，在时钟CL3的时间指定第0个X地址以及读取命令RED。响应于在时钟CL3的时间输入读取命令RED，在时钟CL6到CL20的时间顺序地读取数据Q0到QV。如此读取的数据Q0到QV被适当地布置在CPU内，由此再现目标图像。

另一方面，图30是示出按照实施例7的写入操作的时序图。如图30内所示，在实施例7内所示的数据发送/接收方法内，在时钟CLK1的时间指定第0个Y地址以及操作开始命令ACT。然后，在时钟CL3的时间，指定第0个X地址以及写入命令WRT，并且输入被用作初始数据的数据Q0。然后，在时钟CL3到CL17的时间顺序地输入数据Q0到QV。因此，在实施例7内，通过在CPU侧以连续的形式来布置写入数据，写入目标图像数据，而无需重新输入每个X地址的地址。

作为半导体存储器件1的另一个示例，说明在使用伪SRAM(具有SRAM接口并且使用DRAM单元的RAM)的情况下执行的操作。在伪SRAM内，在规格内规定，使用读取命令或者写入命令来发送X地址和Y地址。因此，在图31和32的时序图内所示的操作分别对应于数据读取操作和数据写入操作。图31是示出伪SRAM的读取操作的时序图。如图31内所示，在伪SRAM内，输入X地址和Y地址以及读取命令RED，然后读取数据。图32是示出伪SRAM的写入操作的时序图。如图32内所示，在伪SRAM内，输入X地址、Y地址和用作首地址的数据Q0以及写入命令WRT，然后顺序地输入数据。

在按照本发明的半导体存储器件1内，在连接到单条字线的存储单元内存储多维图像数据。因此，在通过使用像在实施例7中那样的地址转换方法来保持地址信息的同时，能够按照全页面操作来写入数据。结果，能够通过执行全页面操作一次来读取或者写入单个图像的数据，而无需重新输入地址。因此，在本发明的半导体存储器件1内，能够减少用于重新输入地址和命令的时间以及用于预充电操作的时间，结果是能够以高速访问存储器。

实施例8

在本发明的实施例8内，说明下述示例，其中，当在执行数据写入操作之前写入数据时对于在单元阵列内的存储单元执行一次复位操作。图33是示出按照实施例8的字线选择器16、存储器单元阵列17和读出放大器/写入放大器18的详细方框图。注意图33示出了逻辑电路12为用于产生后述的清除信号CLR的框。

如图33内所示，字线选择器16除了用于选择性地驱动字线X的字线选择器的功能之外还包括复位控制单元16a。复位控制电路16a响应于例如从逻辑电路12输出的清除信号CLR来向单元阵列的位线DT施加复位电势(例如地电势)。单元阵列17包括：位线对Y，每个包括位线DT和位线DB；以及存储单元MC，每个被连接在位线DT和位线DB之一与每条字线X之间。存储单元MC是用于存储数据的存储元件。注意，在图33内，为了简化说明而仅仅示出四条字线X和四个位线对Y，但是实际上，提供了更多的字线X和更多的位线对Y。写入放大器/读出放大器18包括读出放大器SA和写入放大器WA。在那些电路内，可以共同地使用相同的电路。图33仅仅图解了写入放大器WA，其涉及作为实施例7的特性的操作。

在这种情况下，说明按照实施例8的半导体存储器件11的数据写入操作。图34是示出数据写入操作的时序图。在图34内所示的示例内，数据“1”被写入到连接到第0字线X和第0位线对Y的存储单元MC内，并且数据“0”被写入其他存储单元MC内。如图34内所示，在所述写入操作内，在时钟CL1的时间输入Y地址以及操作开始命令ACT，并且在时钟CL3的时间输入X地址和输入数据以及写入命令WRT。然后，响应于在时钟CL3的时间的写入命令WRT、X地址和输入数据的输入，清除信号CLR在时钟CL3的和时钟CL4之间的时段期间上升。按照清除信号CLR的上升，位线DT从预充电电压(例如VDD/2)变为低电平。另一方面，与位线DT相反，位线DB由于写入放大器的放大操作而从预充电电压(例如VDD/2)变为高电平。结果，每个位线对被设置为数据“0”的状态。换句话说，所有的存储单元MC保存数据“0”。在时钟CL4后的时段期间，清除信号CLR降落，以便向存储单元MC内写入数据。

然后，在从时钟CL4起的时段期间向存储单元MC内写入数据。在图34内所示的示例内，被写入数据“1”的存储单元MC的数量是1(仅仅连接到第0位线对Y的存储单元)。因为这个原因，因此在时钟CL4的时间反相第0位线对Y的电势，由此向连接到第0位线对Y的存储单元MC内写入数据“1”。在这种情况下，在实施例7内，对于被写入数据“0”的存储单元MC，不执行写入操作，因为存储单元的复位值和要写入的数据的值相同。

如上所述，在按照实施例8的半导体存储器件1内，在数据被写入存储单元MC之前将存储单元MC复位一次，并且仅仅对于具有与在复位状态内的数据值不同的数据值的存储单元MC执行数据写入操作。具体地，即使当另一个数据已经被写入存储单元MC内时，通过复位操作来复位在存储单元MC内存储的数据。结果，在按照实施例8的半导体存储器件1中，与在存储单元MC内存储的数据无关，其后仅仅对于具有与在复位状态内的值不同的值的写入数据的存储单元MC执行写入操作。因此，能够减少要经受数据写入操作的存储单元MC的数量，结果是能够减少用于数据写入操作所需要的时间。

实施例9

在本发明的实施例9内所示的示例内，按照实施例1的半导体存储器件1的地址转换电路15被替换为与其他块不同的半导体器件。图35是示出按照实施例9的半导体存储器件1的方框图。如图35内所示，按照实施例9的半导体存储器件1被提供作为半导体器件，该半导体器件与在实施例1的半导体器件的不同之处在于，以不同的方式提供了具有除了地址转换电路15之外的块的存储器1a以及以不同的方式提供了地址转换电路15。地址转换电路15被提供在存储器1a和CPU 30之间，按照实施例9的地址转换电路15从CPU 30接收X地址和Y地址，并且以与在上述实施例内相同的方式来将所接收的X地址和Y地址转换为单元阵列行地址CAX和单元阵列列地址CAY，由此向存储器1a输出X地址和Y地址。注意，在实施例9内，还从CPU 30向存储器1a直接地输入命令和数据。

在向典型的SDRAM等发送地址数据的情况下，CPU 30发送对应于单元阵列行地址CAX的Y地址以及操作开始命令ACT，并且也发送对应于单元阵列列地址CAY的X地址以及读取命令RED或者写入命令WRT。然后，地址转换电路15通过使用X地址和Y地址的每个的一部分来产生要输入到存储器1a的单元阵列行地址CAX和单元阵列列地址CAY。因此，在实施例9内，将用于CPU 30的地址数据发送方法改变为与其他实施例不同的方法。

图36是示出按照实施例9的读取操作的时序图。在图36内所示的示例内，向按照实施例9的半导体存储器件1应用与在图29内所示的类似的操作。如图36内所示，在实施例9内，CPU 30发送操作开始命令ACT以及被用作单元阵列行地址CAX的、Y地址的从第5比特到第7比特的比特。然后，地址转换电路15基于所接收的地址数据而向存储器1a输出单元阵列行地址CAX。之后，读取命令READ以及被用作单元阵列列地址CAY的、Y地址的从第1比特到第4比特的比特和X地址的从第1比特到第3比特的比特被发送。然后，地址转换电路15根据所接收的地址数据向存储器1a输出单元阵列列地址CAY。

图37是示出按照实施例9的写入操作的时序图。在图37内所示的示例内，向按照实施例9的半导体存储器件1应用与在图30内所示的类似的操作。如图37内所示，在实施例9内，CPU 30向地址转换电路15发送操作开始命令ACT以及用作单元阵列行地址CAX的、Y地址的从第5比特到第7比特的比特。然后，地址转换电路15根据所接收的地址数据来向存储器1a输出单元阵列行地址CAX。之后，CPU 30向地址转换电路15发送读取命令RED以及被用作单元阵列列地址CAY的、Y地址的从第1比特到第4比特的比特和X地址的从第1比特到第3比特的比特。然后，地址转换电路15根据所接收的地址数据向存储器1a输出单元阵列列地址CAY。

如上所述，通过改变CPU 30的地址输出方法，即使当地址转换电路15被提供作为另一个半导体器件时，能够实现与上述实施例的那些相同的操作。而且，当另一个半导体器件被提供作为地址转换电路15时，典型存储器的使用使得能够减少功耗和进行高速存储器访问，就像在上述的实施例内那样。

实施例10

在实施例9内，需要选择和输出每次要由CPU 30输出的地址数据。在选择性输出地址的情况下，产生问题：CPU 30的操作复杂。鉴于这一点，在本发明的实施例10内，在按照实施例9的地址转换电路15的前级处，提供了锁存电路31。图38示出了包括锁存电路31的半导体存储器件1的方框图。

锁存电路31接收从CPU 30输出的地址数据和命令数据，并且暂时存储地址数据，由此响应于所接收的命令而选择性地输出地址。锁存电路31向地址转换电路15与所选择的地址数据同步地输出接收的命令数据。例如，当锁存电路31从CPU 30接收X地址和Y地址并且CPU 30输出操作开始命令ACT时，锁存电路31与操作开始命令ACT同步地输出用作单元阵列行地址CAX的、Y地址的从第5比特到第7比特的比特。而且，当CPU 30输出读取命令RED或者写入命令WRT时，锁存电路31与读取命令RED或者写入命令WRT同步地输出用作单元阵列列地址CAY的、Y地址的的从第1比特到第4比特的比特和X地址的从第1比特到第3比特的比特。

图39是示出按照实施例10的读取操作的时序图。在图39内所示的示例内，向按照实施例10的半导体存储器件1应用与在图29内所示类似的操作。如图39内所示，在实施例10内，CPU 30发送X地址和Y地址以及操作开始命令ACT。然后，锁存电路31向地址转换电路15发送操作开始命令ACT以及用作单元阵列行地址CAX的、Y地址的从第5比特到第7比特的比特。地址转换电路15根据所接收的地址数据来向存储器1a输出单元阵列行地址CAX。之后，锁存电路31向地址转换电路15发送读取命令RED以及用作单元阵列列地址CAY的、Y地址的从第1比特到第4比特的比特和X地址的从第1比特到第3比特的比特。地址转换电路15根据所接收的地址数据来向存储器1a输出单元阵列列地址CAY。

进一步地，图40是示出按照实施例10的写入操作的时序图。在图40内所示的示例内，向按照实施例10的半导体存储器件1应用类似于在图30内所示的操作的操作。如图40内所示，在实施例10内，锁存电路31与操作开始命令ACT同步地向地址转换电路15发送被用作单元阵列行地址CAX的、Y地址的从第5比特到第7比特的比特。然后，地址转换电路15根据所接收的地址数据向存储器1a输出单元阵列行地址CAX。之后，锁存电路31向地址转换电路15发送写入命令WRT以及被用作单元阵列列地址CAY的、Y地址的从第1比特到第4比特的比特和X地址的从第1比特到第3比特的比特。地址转换电路15根据所接收的地址数据向存储器1a输出单元阵列列地址CAY。

如上所述，通过提供按照实施例10的锁存电路31，CPU 30能够输出地址而不选择要输出的地址。结果，简化CPU 30的操作，并且能够简单地设计要在CPU 30上运行的程序。

显然，本发明不限于上述实施例，而是在不脱离本发明的范围和精神的情况下可以修改和改变本发明。例如，本发明能够被应用到具有以网格模式排列的存储单元的任何存储器件。本发明能够被应用到不仅DRAM还有闪存存储器等。在上述的说明内，主要描述了数据读取操作，但是也能够在写入操作内获得与读取操作相同的效果。而且，也能够通过程序说明来实现上述的转换方法和输入地址的输入方法。当通过使用程序来实现上述的操作时，无需改变硬件。

Claims (14)

1.一种半导体存储器件，用于基于数据的坐标信息来存储限定多维空间的数据，所述半导体存储器件包括：

单元阵列，包括以网格模式排列的存储单元，用于存储所述数据；

字线选择器，用于选择和驱动多条字线的任何一条以激活在行方向上排列的所述存储单元；

多个写入放大器和多个读出放大器，用于向在列方向上排列的所述存储单元写入数据和从其读取数据；

放大器选择器，用于选择所述多个写入放大器的任何一个和所述多个读出放大器的任何一个，以便向所述多个写入放大器的所选择的一个输入所述数据和从所述多个读出放大器的所选择的一个输出所述数据；以及

地址转换电路，用于根据所述数据的所述坐标信息产生要向所述字线选择器提供的行地址，并且通过将所述数据的所述坐标信息转换为一维信息来产生要向所述放大器选择器提供的列地址。

2.根据权利要求1所述的半导体存储器件，其中，所述地址转换电路通过使用具有共同值的多个数据的比特值作为指示所述坐标信息的地址值，来产生行地址。

3.根据权利要求1所述的半导体存储器件，其中，所述地址转换电路通过使用具有不同值的多个数据的比特值的组合作为指示所述坐标信息的地址值，来产生所述列地址。

4.根据权利要求1所述的半导体存储器件，其中，所述地址转换电路向与所述数据相关联的输入/输出端子编号分配端子地址，以使用所述端子地址和所述坐标信息的组合来产生所述列地址。

5.根据权利要求1所述的半导体存储器件，其中，所述地址转换电路当通过使用多个比特设置所述数据的值时，向所述多个比特的每个比特分配数据地址，以通过使用所述数据地址和所述坐标信息的组合来产生所述列地址。

6.根据权利要求1所述的半导体存储器件，其中，所述地址转换电路将所述空间的大小划分为小空间，每个小空间具有通过使用由2的幂表示的数据的数量限定的大小，并且所述地址转换电路向用于表示每个所述小空间的编号分配小空间地址，以通过使用所述小空间地址和所述坐标信息的组合来产生所述列地址。

7.根据权利要求1所述的半导体存储器件，其中，所述地址转换电路包括对应于所述数据的所述空间的每个大小的多个图像映射电路，并且响应于用于指定所述数据的所述空间的大小的图像大小选择信号来选择所述图像映射电路之一。

8.根据权利要求7所述的半导体存储器件，其中，所述多个图像映射电路每个都根据对于所述数据的所述空间的每个大小预先规定的规则执行地址转换。

9.根据权利要求1所述的半导体存储器件，其中，所述半导体存储器件执行突发操作，以顺序地输入和输出多个数据。

10.根据权利要求1所述的半导体存储器件，其中，所述半导体存储器件执行全页面操作，以通过一次地址输入访问连接到单条字线的多个存储单元。

11.根据权利要求1所述的半导体存储器件，还包括复位控制电路，用于控制所有的所述存储单元使之在将所述数据写入到所述多个存储单元之前进入复位状态。

12.根据权利要求1所述的半导体存储器件，其中，所述半导体存储器件被形成在半导体基板上，所述半导体基板具有与其他功能块不同的所述地址转换电路。

13.根据权利要求12所述的半导体存储器件，还包括：锁存电路，用于暂时存储从发送侧器件向所述地址转换电路的前级发送的地址数据，以便响应于从所述发送侧器件发送的命令信号而向所述地址转换电路发送从所述地址数据当中选择的地址数据，所述命令信号用于指定所述半导体存储器件的操作。

14.一种用于半导体存储器件的数据存储方法，所述半导体存储器件包括具有以网格模式排列的存储单元的单元阵列，用于根据数据的坐标信息来存储限定多维空间的数据，所述数据存储方法包括：

基于所述数据的所述坐标信息当中的单个坐标信息来确定存储所述数据的行地址；并且

基于被转换为一维信息的所述坐标信息来确定存储所述数据的列地址。

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