CN106710625B - 突发模式读可控sram - Google Patents

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Abstract

本申请公开了突发模式读可控SRAM。静态随机存取存储器(SRAM)104包含布置为行和列的存储单元的阵列202，以及用于管理所述存储单元的读取的读控制器204。所述存储单元的阵列202包含对应于所述行的字线和对应于所述列的位线。所述读控制器204经配置以接收预充电信号222和字线信号224，且识别经由所述字线中的同一字线存取的存储单元的连续读取。所述读控制器204进一步经配置以基于指示所述SRAM 104将在部分突发模式下操作的所述预充电信号222和所述字线脉冲信号224，在所述连续读取期间对所述位线预充电不超过一次，且在所述连续读取中的每一读取之后，对所述字线中的同一字线充电。

Description

突发模式读可控SRAM
技术领域
本申请涉及突发模式读可控SRAM。
背景技术
静态随机存取存储器(SRAM)是利用锁存来存储每一位的存储器。因为SRAM是静态的，所以不必周期性地更新存储器，且因此SRAM通常比动态随机存取存储器(DRAM)更快、密度更低且更昂贵。由于SRAM的速度，SRAM通常用于需要快速存储器的计算机应用中，所述快速存储器例如用于中央处理单元(CPU)的高速缓冲存储器、外部突发模式SRAM高速缓存、硬盘缓存、路由器缓存、CPU寄存器文件等。尽管SRAM较快速，但它也消耗系统级动态功率的较大部分。在一些情况下，SRAM可消耗系统级动态功率的差不多90％。
发明内容
上文所提及的问题在很大程度上通过用于减少静态随机存取存储器(SRAM)中的功耗的系统和方法来解决。在一些实施例中，SRAM包含布置为行和列的存储单元的阵列，以及用于管理从存储单元进行的读取的读控制器。存储单元的阵列包含对应于行的字线和对应于列的位线。读控制器经配置以接收预充电信号和字线信号，且识别经由字线中的同一字线存取的存储单元的连续读取。读控制器进一步经配置以基于指示SRAM将在部分突发模式下操作的预充电信号和字线脉冲信号，在连续读取期间对位线预充电不超过一次，且在连续读取中的每一读取之后，对字线中的同一字线充电。
另一说明性实施例是一种用于减少SRAM中的功耗的方法。所述方法可以包括对布置为行和列的存储单元的阵列的多个位线预充电。所述多个位线对应于所述列。所述方法还可以包括对存储单元的阵列的第一字线充电。第一字线对应于所述行中的第一行。所述方法还可以包括识别经由第一字线存取的存储单元的连续读取。所述方法还可以包括，作为连续读取的部分，读取第一存储单元和第二存储单元，而不在所述第一存储单元和第二存储单元的读取之间对位线预充电。所述方法还可以包括在连续读取中的每一读取之后，对第一字线充电。
又一说明性实施例是一种集成电路，其包含处理器、读模式信号发生器，以及耦合到处理器和读模式信号发生器的SRAM。读模式信号发生器可以经配置以产生预充电信号和字线脉冲信号。SRAM包括布置为行和列的存储单元的阵列，以及用于管理从存储单元进行的读取的读控制器。SRAM包含对应于行的字线和对应于列的位线。读控制器包括预充电电路系统和字线脉冲电路系统。预充电电路系统经配置以识别对经由字线中的同一字线存取的存储单元的连续读取，并且，基于指示SRAM将在部分突发模式下操作的预充电信号和字线信号，在少于全部连续读取时对位线预充电。字线脉冲电路系统经配置以基于指示SRAM将在部分突发模式下操作的预充电信号和字线信号，在连续读取中的每一读取之后，对字线中的同一字线充电。
附图说明
为了对各种实例的详细描述，现将参考附图，在附图中：
图1示出根据各种实施例的一种集成电路的框图；
图2示出根据各种实施例的一种静态随机存取存储器(SRAM)的框图；
图3示出根据各种实施例的一种存储单元阵列的框图；
图4示出根据各种实施例的一种用于减少SRAM中的功耗的方法的流程图；以及
图5示出根据各种实施例的一种用于读取SRAM中的存储单元的方法的流程图。
符号和术语
贯穿以下描述和权利要求书，使用特定的术语来指代特定的系统组件。如本领域的技术人员将了解，公司可以用不同的名称指代组件。本文件不意在将名称不同而非功能不同的组件区分开。在以下论述中且在权利要求书中，术语“包含”和“包括”在开放形式下使用，且因此应被解释为意指“包含但不限于...”。并且，术语“耦合(couple、couples)”意在意指间接或直接连接。因此，如果第一装置耦合到第二装置，那么所述连接可以是通过直接连接，或通过经由其它装置和连接的间接连接。叙述“基于”意在意指“至少部分基于”。因此，如果X是基于Y，那么X可以是基于Y和任何数目的其它因素。
具体实施方式
以下论述针对本发明的各种实施例。尽管这些实施例中的一个或更多个可以是优选地，但所公开的实施例不应被解释为或以其它方式用于限制本公开(包含权利要求书)的范围。另外，本领域的技术人员应理解，以下描述具有广泛的应用，且任何实施例的论述意在仅作为所述实施例的示例，且并不意在暗示本公开(包含权利要求书)的范围限于所述实施例。
静态随机存取存储器(SRAM)是利用锁存来存储每一位的存储器。因为SRAM是静态的，所以不必周期性地更新存储器，且因此SRAM通常比动态随机存取存储器(DRAM)更快、密度更低且更昂贵。由于SRAM的速度，SRAM通常用于需要快速存储器的计算机应用中，所述快速存储器例如用于中央处理单元(CPU)的高速缓冲存储器、外部突发模式SRAM高速缓存、硬盘缓存、路由器缓存、CPU寄存器文件等。因此，SRAM是许多系统的基本构建块。尽管SRAM较快速，但它也消耗系统级动态功率的较大部分。在一些情况下，SRAM可消耗系统级动态功率的差不多90％。因此，期望减少SRAM的功耗。
常规SRAM设计总是在每一读取存取时对存储器存储阵列的列中的位线中的每一差分对预充电。因此，无论存储单元阵列中的存储单元何时将被读取，都会开始位线的预充电。一旦在常规SRAM中对位线预充电，就对对应于其中存储单元将被读取的行的字线充电。这在包含被读取的存储单元的列中创建差分电压，从而允许感测放大器读取存储单元的内容。如果另一存储单元将被读取，那么过程重复以位线的预充电开始。位线的此重复预充电产生较高的功耗水平。
每一预充电可以选择性地进行，而非在每一读取时预充电。当执行线性突发读取时，可不对位线预充电，使得将同一行地址(即，对同一字线充电)用于连续读取。例如，在存储单元的第一读取之后，如果待读取的下一存储单元在同一字线上但在存储阵列的不同列中，可不执行预充电。这将SRAM中的功耗减少差不多50％。然而，在一些情况下(例如，如果系统中的时钟频率非常低和/或节点具有非常高的泄漏)，位线可以开始放电至在没有预充电的情况下读取连续的存储单元变得困难的情况。因此，为改进噪声容限使得位线中的电荷保持足够高，以使得甚至在没有预充电的情况下可以读取存储单元，在连续读取中的每一读取后，可以将字线充电至预定电压(即，施加脉冲)。这使得位线能够维持其电荷，使得在不对位线预充电的情况下，可以读取沿着字线的存储单元的内容。
因此，SRAM可以在三种模式下操作：常规模式(即，无突发模式)，其中在每一读取后对位线预充电；全突发模式，其中在沿着同一行地址的连续读取之间不对位线预充电，在所述连续读取之间不对字线施加脉冲；以及部分突发模式，其中在沿着同一行地址的连续读取之间不对位线预充电，但在连续读取中的每一读取后，对字线施加脉冲。因此，可以实施控制器以控制SRAM将在三种模式中的哪一种模式下操作。
图1示出根据各种实施例的一种集成电路100的框图。集成电路100可以包含处理器102和SRAM 104，在一些实施例中，所述SRAM可以耦合到处理器102。集成电路100还可以包含各种附加组件，例如收发器、时钟发生器、端口等；然而，这些组件已经被省略以提高清晰性。处理器102可以是控制处理器、信号处理器、中央处理器或任何其它类型的处理器。处理器102可以是，例如通用微处理器、数字信号处理器、微控制器或经配置以执行用于执行操作的指令的其它合适的装置。处理器架构通常包含执行单元(例如，定点、浮点、整数等)、指令解码、外围设备(例如，中断控制器、定时器、直接存储器存取控制器等)、输入/输出系统(例如，串行端口、并行端口等)以及各种其它组件和子系统。
SRAM 104是静态随机存取存储器，其可以提供能够由处理器102处理的数据和/或指令的存储。SRAM 104经设计使得其显示数据残留，且利用锁存电路系统以存储数据的每一位。SRAM 104耦合到处理器102，使得处理器102可以从SRAM 104读取数据和/或指令，和/或将数据和/或指令写入到SRAM 104用于存储。在一些实施例中，SRAM 104是处理器102的一部分，而在替代实施例中，SRAM 104与处理器102区别开。此外，多个SRAM 104可以被包含在集成电路100中。
图2示出根据各种实施例的一种SRAM 104的框图。SRAM 104可以包含存储单元阵列202、读控制器204、列解码器206、感测放大器208，以及读模式信号发生器250。尽管在图2中示出为SRAM 104的一部分，但在替代实施例中，读模式信号发生器250可以与SRAM 104分开。
存储单元阵列202可以被布置为存储单元(有时被称为位单元)的行和列，每一存储单元存储数据的一位。图3示出根据各种实施例的一种存储单元阵列202的框图。存储单元阵列202可以包含对应于存储单元阵列202的行的字线302-312以及列322-328。列322-328中的每个可以由位线的差分对组成。例如，列322可以由位线332-334组成；列324可以由位线336-338组成；列326可以由位线340-342组成；以及列328可以由位线344-346组成。在字线302-312与列322-328中的每个的交叉点处的是存储单元，例如，存储单元352、354以及356，这些存储单元组成存储单元阵列202。
存储阵列202中的存储单元中的每个，例如存储单元352、354以及356可以经布置以存储数据的单个位。在一些实施例中，存储单元中的每个包括六晶体管(“6T”)SRAM单元，其形成有一对交叉耦合反相器。每一反相器包含p沟道晶体管和n沟道晶体管。第一传输门(pass gate)晶体管的源极连接到第一反相器的栅极节点和第二反相器的漏极节点。类似地，第二传输门晶体管的源极连接到第二反相器的栅极节点和第一反相器的漏极节点。传输门晶体管的栅极连接到共同字线，例如，存储单元352和354的字线302和存储单元356的字线308，而传输门晶体管的漏极连接到位线的差分对，例如，存储单元352和356的位线332和334，以及存储单元354的位线336和338。在替代实施例中，存储阵列202的存储单元可以是任何类型的SRAM位单元，例如四晶体管(“4T”)SRAM单元、八晶体管(“8T”)SRAM单元、十晶体管(“10T”)SRAM单元或任何其它SRAM存储单元。
返回图2，读控制器204耦合到存储单元阵列202，且经配置以管理存储单元阵列202中包含的存储单元的读取。读控制器204可包括预充电电路系统210、地址检测器212以及字线脉冲电路系统214。读控制器可以是管理来自存储单元阵列202和去往存储单元阵列202的数据流的任何类型的存储器控制器。在读周期的开始，预充电电路系统210经配置以引起位线的差分对中的每个(正信号和负信号两者)预充电至共同电压。为了读取存储单元中的任一个，对对应于待读取的存储单元的字线充电。因此，字线脉冲电路系统214经配置以对对应的字线施加脉冲(即，将字线充电至预定电压)。例如，如果存储单元352将被读取，那么字线脉冲电路系统214经配置以通过将字线302充电至预定电压来给字线302充电。一旦字线被充电，就启用来自被充电的字线上的存储单元中的每个的传输门晶体管中的每个。例如，如果字线302被充电，那么启用存储单元352和354中的传输门晶体管，以及启用连接到字线302的任何其它存储单元的传输门晶体管。这引起连接到存储单元中的每个的位线的两个差分对中的一个的位线电压基于连接到差分对的存储单元是存储0还是1而降低。例如，一旦字线302被充电，沿着位线332或334的电压将基于存储单元352是存储0还是1而降低。类似地，沿着位线336或338的电压将基于存储单元354是包含0还是1而降低。
列解码器206确定来自图3的列322-328中的哪一个包含待读取的存储单元。更具体地说，列解码器206经配置以从列322-328中的每个接收输出信号，且选择来自对应于正被读取的存储单元的列的输出信号。输出信号中的每个对应于在位线的差分对中携带的差分电压。例如，如果存储单元352将被读取，那么列解码器206选择列322及其位线332-334的差分对。感测放大器208随后可通过放大来感测所选择的位线的差分对中的哪一个具有较高电压，由此确定存储单元是存储0还是1。换句话说，感测放大器208经配置以通过感测列电压差分来确定所选择的列的状态。继续先前的实例，一旦列解码器206选择列322，感测放大器就将感测或确定位线332和334中的哪一个具有较高电压。一旦这得到确定，就能够确定存储单元352的状态。
读模式信号发生器250可以经配置以确定SRAM 104将在多个模式中的哪一个模式下操作。例如，读模式信号发生器250可以经配置以确定SRAM 104是否将在无突发模式、全突发模式和/或部分突发模式下操作。在一个实施例中，读模式信号发生器250是可编程的，且可以从用户接收指示SRAM 104将在哪一个模式下操作的指令。例如，读模式信号发生器250可以从用户接收指示SRAM 104将在部分突发模式下操作的指令。在一些实施例中，读模式信号发生器250可以从用户接收指示SRAM 104将在某些情况下在一特定模式中操作而在不同的情况下在另一模式中操作的指令。例如，读模式信号发生器250可以接收指示以下操作的指令：当由温度传感器(未示出)感测到的温度超过阈值时，SRAM 104将在无突发模式下操作，以及当所感测到的温度低于阈值时，所述SRAM将在部分突发模式下操作。以此方式，读模式信号发生器250可以自动地确定SRAM 104将在哪一模式下操作，且在一些实施例中，读模式信号发生器可以确定在SRAM 104操作时切换其操作模式。
读模式信号发生器250可以经配置以基于信号发生器250已经确定SRAM 104将在哪一读模式下操作来产生预充电信号222和字线脉冲信号224。例如，如果读模式信号发生器250确定SRAM 104将在无突发模式下操作，预充电信号222将处于特定状态，并且字线脉冲信号224也将处于特定状态(例如，预充电信号222可以是低(0)且字线脉冲信号224可以是低(0))。类似地，如果读模式信号发生器250确定SRAM 104将在全突发模式下操作，预充电信号222将处于特定状态，并且字线脉冲信号224也将处于特定状态(例如，预充电信号222可以是高(1)且字线脉冲信号224可以是高(1))。此外，如果读模式信号发生器250确定SRAM 104将在部分突发模式下操作，预充电信号222将处于特定状态，并且字线脉冲信号224也将处于特定状态(例如，预充电信号222可以是高(1)且字线脉冲信号224可以是低(0))。因此，预充电信号222和字线脉冲信号224的组合可以指示SRAM 104将在哪一读模式下操作。
读控制器204可以从读模式信号发生器250接收预充电信号222和字线脉冲信号224。读控制器随后可以经配置以基于接收到的预充电信号222和字线脉冲信号224确定SRAM 104将在哪一模式下操作。
如果读控制器204确定SRAM 104将在全突发模式下操作(例如，读控制器204接收到为高的预充电信号222和为高的字线脉冲信号224)，那么读控制器204可以识别经由同一字线存取的存储单元的连续读取。例如，如果存储单元352的读取后面紧跟着与存储单元352在同一字线(字线302)上的存储单元354的读取，那么读控制器204进行此识别。如果进行以下识别：通过读控制器204实现经由同一字线存取的存储单元的连续读取，那么在这两读取之间不对位线332-346预充电。因为对特定的字线充电产生字线上的存储单元中的每个的差分，所述差分表示存储单元中的每个中的位的状态，所以不需要预充电来读取同一字线上的其它存储单元。因此，可以结合连续读取，在连续读取之前或在连续读取开始时对位线332-346仅预充电一次。通过减少预充电的数目(即，通过在每一读取后不对位线的差分对预充电)，由SRAM 104消耗的功率减少。此外，当在全突发模式下操作时，在连续读取中的每个之后可以不对字线302施加脉冲。例如，当字线302被充电时，可以仅在连续读取开始时对所述字线施加脉冲。
在读周期结束时(一旦连续读取结束)，预充电电路系统210经配置以再次引起位线的差分对中的每个预充电至共同电压。更具体地说，地址检测器212经配置以确定(即，检测)SRAM 104中的任何行地址改变请求。换句话说，地址检测器212经配置以确定SRAM 104是否以及何时请求读取存储阵列202中的不在当前被读取的字线上的存储单元。一旦地址检测器212检测到行地址改变请求，读控制器204利用预充电电路系统210引起位线332-346的差分对中的每个预充电以使能够读取不同字线上的存储单元。例如，如果存储单元352正被读取，则对字线302充电。然而，如果地址检测器212检测到行地址改变请求，使得存储单元356将被读取，然后字线306需要被充电。因为字线306是与字线302不同的字线(在不同行上)，预充电电路系统210引起位线332-346的差分对预充电。因此，读控制器204可以存储上次断言哪一字线(在此实例中为字线302)的指示。基于当前正被断言或将被断言的字线(在此实例中为字线306)不同于上次断言的字线(字线302)，预充电电路系统210引起位线332-346的预充电。
如果读控制器204确定SRAM 104将在无突发模式下操作(例如，读控制器204接收为低的预充电信号222和为低的字线脉冲信号224)，那么预充电电路系统210引起位线332-346的差分对中的每个在每一读取后预充电。换句话说，即使读控制器204识别经由同一字线存取的存储单元的连续读取，预充电电路系统210引起位线332-346的差分对中的每个在每个个别的读取后预充电。例如，如果存储单元352的读取后面紧跟着存储单元354的读取，预充电电路系统210将引起位线332-346在存储单元352的读取完成后且在存储单元354的读取前预充电至共同电压。
如果读控制器204确定SRAM 104将在部分突发模式下操作(例如，读控制器204接收为高的预充电信号22和为低的字线脉冲信号224)，那么读控制器204可以识别经由同一字线存取的存储单元的连续读取。例如，如果存储单元352的读取后面紧跟着与存储单元352在同一字线(字线302)上的存储单元354的读取，读控制器204做出此识别。如果做出以下识别：通过读控制器204做出经由同一字线存取的存储单元的连续读取，在这两读取之间以与在SRAM 104将在全突发模式下操作时相似的方式不对位线332-346预充电。因为对特定字线的充电产生字线上的存储单元中的每个的差分，所述差分表示存储单元中的每个中的位的状态，不需要预充电来读取同一字线上的其它存储单元。因此，可以结合连续读取，在连续读取之前或在连续读取开始时对位线332-346仅预充电一次。类似于全突发模式，一旦地址检测器212检测到行地址改变请求，读控制器204利用预充电电路系统210引起位线332-346的差分对中的每个预充电以使能够读取不同字线上的存储单元。通过减少预充电的数目(即，通过在每一读取后不对位线的差分对预充电)，由SRAM 104消耗的功率减少。
然而，从字线的充电起经过一时间段后，位线332-346的差分对可以开始放电至读取存储单元变得困难的情况。因此，为了改进噪声容限，使得位线332-346中的电荷甚至在没有预充电的情况下保持可读取，在连续读取中的每一读取后，可以将已充电字线(例如，字线302)充电至预定电压(即，施加脉冲)。这使位线能够维持其电荷，使得可以在不对位线预充电的情况下，沿着已充电字线读取存储单元的内容。例如，如果存储单元352的读取后面紧跟着存储单元354的读取，字线脉冲电路系统214可以在存储单元352的读取完成后且在存储单元354的读取前将字线302充电至预定电压。位线332-346可以在连续读取结束且地址检测器212检测到行地址改变请求后仅预充电一次。
图4示出根据各种实施例的用于减少SRAM(例如SRAM 104)中的功耗的方法400的流程图。图5示出根据各种实施例的一种用于读取SRAM(例如SRAM 104)中的存储单元的方法500的流程图。尽管为了方便而顺序地描绘，方法400和500中所示的动作中的至少一些能够以不同次序执行和/或并行执行。另外，一些实施例可以仅执行所示出的动作中的一些，或可以执行额外的动作。在一些实施例中，方法400和500的操作中的至少一些以及本文中描述的其它操作能够由SRAM 104、读控制器204和或读模式信号发生器250执行，所述读模式信号发生器250通过执行存储在非暂时性计算机可读存储介质或状态机中的指令的处理器实施。
方法400在框402中以对存储单元阵列的位线(例如，存储单元阵列202的位线332-346)预充电开始。在框404中，方法400继续将存储单元阵列的第一字线充电至预定电压。例如，字线302可经充电以便读取字线302上的存储单元(例如存储单元352)的内容。通过对字线充电，在组成存储单元阵列中的列的位线的多个差分对中的每个之间产生差分。列解码器，例如列解码器206，随后可以选择来自对应于正被读取的存储单元的列的输出信号，以及感测放大器，例如感测放大器208可以感测正被读取的存储单元的状态。
方法400在框406中继续识别(在一些实施例中通过读控制器204识别)经由第一字线存取的存储单元的连续读取。例如，读控制器204可以经配置以确定经由字线302存取的存储单元354是否在也经由字线302存取的存储单元352之后被连续读取。在框408中，方法400继续接收(在一些实施例中通过读控制器204接收)预充电信号，例如预充电信号222，以及字线脉冲信号，例如字线脉冲信号224。在一些实施例中，通过读模式信号发生器250产生预充电信号和字线脉冲信号。
方法400在框410中继续确定(在一些实施例中通过读控制器204确定)SRAM(例如SRAM 104)是否将在全突发模式下操作。例如，在接收预充电信号222和字线脉冲信号224之后，读控制器204可以基于那些信号的状态，确定SRAM 104是否将在全突发模式下操作(例如，是否预充电信号222为高且字线脉冲信号224为高)。如果在框410中做出确定SRAM将在全突发模式下操作，那么方法400在框412中继续读取第一存储单元和第二存储单元，而在所述读取之间不对位线预充电且在所述读取之间不对字线充电。继续先前的实例，一旦位线332和334的差分被感测放大器208感测以读取存储单元352的内容，位线336和338的差分被感测放大器208感测以读取存储单元354的内容，而在所述读取之间不对位线332-346预充电且在所述读取之间不对字线302充电。
如果在框410中做出确定SRAM不是将在全突发模式下操作，那么方法400在框414中继续确定(在一些实施例中通过读控制器204确定)SRAM(例如SRAM 104)是否将在无突发模式下操作。例如，在接收预充电信号222和字线脉冲信号224之后，读控制器204可以基于那些信号的状态，确定SRAM 104是否将在无突发模式下操作(例如，是否预充电信号222为低且字线脉冲信号224为低)。如果在框414中做出确定SRAM将在无突发模式下操作，那么方法400在框416中继续读取第一存储单元，例如存储单元352。在框418中，方法400继续对位线(例如位线332-346)或存储单元阵列(例如存储单元阵列202)预充电。方法400在框420中继续读取与第一存储单元处于同一字线上的第二存储单元，例如存储单元354。
如果在框414中做出确定SRAM不是将在无突发模式下操作，那么方法400在框422中继续确定(在一些实施例中通过读控制器204确定)SRAM(例如SRAM 104)将在部分突发模式下操作。例如，在接收预充电信号222和字线脉冲信号224之后，读控制器204可以基于那些信号的状态确定SRAM 104将在部分突发模式下操作(例如，预充电信号222为高且字线脉冲信号224为低)。在框424中，方法400继续读取第一存储单元，例如存储单元352。方法400在框426中继续对第一存储单元驻留在其中的字线(例如字线302)充电，而不对位线(例如位线332-346)预充电。在框428中，方法400继续读取与第一存储单元处于同一字线上的第二存储单元，例如存储单元354。
方法500是一种用于读取SRAM(例如SRAM 104)中的存储单元的方法。方法500在框502中以检测连接到第一存储单元的两个位线之间的列电压差分开始。例如，如果读取存储单元352，由位线332和334的差分对携带的列322的列电压差分被感测放大器208检测。在框504中，方法500继续检测连接到第二存储单元的两个位线之间的列电压差分。例如，如果读取作为第二存储单元的存储单元354，由位线336和338的差分对携带的列324的列电压差分被感测放大器208检测。以此方式，可以读取存储单元352和354，而在所述读取之间不对位线332-346预充电。
上述论述意在说明本发明的原理和各种实施例。一旦完全领会上述公开内容后，众多变化和修改对本领域的技术人员来说将变得明显。以下权利要求书意在被解释为涵盖所有此类变化和修改。

Claims (20)

1.一种静态随机存取存储器即SRAM，其包括：
存储单元的阵列，其布置为行和列，且包括对应于所述行的字线和对应于所述列的位线；以及
读控制器，其用于管理所述存储单元的读取，所述读控制器经配置以：
接收预充电信号和字线脉冲信号；
识别经由所述字线中的同一字线存取的存储单元的连续读取；以及
基于指示所述SRAM将在部分突发模式下操作的所述预充电信号和所述字线脉冲信号，在连续读取期间对所述位线预充电不超过一次，且在所述连续读取中的每一读取之后，对所述字线中的同一字线充电。
2.根据权利要求1所述的SRAM，其中所述读控制器进一步经配置以基于指示所述SRAM将在全突发模式下操作的所述预充电信号和所述字线脉冲信号，在所述连续读取期间对所述位线预充电不超过一次，且在所述连续读取期间，对所述字线中的同一字线充电不超过一次。
3.根据权利要求2所述的SRAM，其中所述读控制器进一步经配置以通过确定所述预充电信号与所述字线脉冲信号处于同一高状态，识别所述SRAM将在全突发模式下操作。
4.根据权利要求1所述的SRAM，其中所述读控制器进一步经配置以基于指示所述SRAM将在无突发模式下操作的所述预充电信号和所述字线脉冲信号，在所述连续读取中的每一读取之后，对所述位线预充电。
5.根据权利要求1所述的SRAM，其中所述读控制器进一步经配置以在所述连续读取开始时执行所述位线的预充电。
6.根据权利要求1所述的SRAM，其中所述读控制器进一步经配置以在所述连续读取结束时执行所述位线的预充电。
7.根据权利要求1所述的SRAM，其中，基于指示所述SRAM将在部分突发模式下操作的所述预充电信号和所述字线脉冲信号，所述读控制器进一步经配置以结合所述连续读取执行所述位线的仅单次预充电。
8.根据权利要求1所述的SRAM，其进一步包括：
列解码器，其经配置以从所述列中的每个接收输出信号，且选择来自对应于正被读取的所述存储单元的所述列的所述输出信号，所述输出信号中的每个对应于所述列中的每个中的列电压差分；以及
感测放大器，其经配置以通过感测所选择的列的列电压差分确定所选择的列的状态。
9.一种用于减少静态随机存取存储器即SRAM中的功耗的方法，其包括：
对布置为行和列的存储单元的阵列的多个位线预充电，所述多个位线对应于所述列；
对所述存储单元的阵列的第一字线充电，所述第一字线对应于所述行中的第一行；
识别经由所述第一字线存取的所述存储单元的连续读取；
作为所述连续读取的部分，读取经由所述第一字线存取的第一存储单元和第二存储单元，而不在所述第一存储单元和第二存储单元的所述读取之间对所述多个位线预充电；以及
在所述连续读取中的每一读取之后，对所述第一字线充电。
10.根据权利要求9所述的方法，其中所述读取第一存储单元和第二存储单元包括：
检测连接到所述第一存储单元的两个位线之间的列电压差分；以及
检测连接到所述第二存储单元的两个位线之间的列电压差分。
11.根据权利要求9所述的方法，其进一步包括，接收预充电信号和字线脉冲信号，其中在所述连续读取中的每一读取之后对所述第一字线施加脉冲是基于确定所述预充电信号和所述字线脉冲信号指示所述SRAM将在部分突发模式下操作。
12.根据权利要求11所述的方法，其进一步包括，基于确定所述预充电信号和所述字线脉冲信号指示所述SRAM将在无突发模式下操作，在所述连续读取中的每一读取之后，对所述多个位线预充电。
13.根据权利要求11所述的方法，其进一步包括，基于确定所述预充电信号和所述字线脉冲信号指示所述SRAM将在全突发模式下操作，在连续读取期间，对所述第一字线充电不超过一次。
14.根据权利要求9所述的方法，其进一步包括：
在所述连续读取开始时对所述多个位线预充电；以及
在所述连续读取结束时对所述多个位线预充电。
15.一种集成电路，其包括：
处理器；
读模式信号发生器，其经配置以产生预充电信号和字线脉冲信号；以及
静态随机存取存储器即SRAM，其耦合到所述处理器和所述读模式信号发生器，所述SRAM包括：
存储单元的阵列，其布置为行和列，所述SRAM包括对应于所述行的字线和对应于所述列的位线；以及
读控制器，其用于管理所述存储单元的读取，所述读控制器包括：
预充电电路系统，其经配置以识别对经由所述字线中的同一字线存取的存储单元的连续读取，并且，基于指示所述SRAM将在部分突发模式下操作的所述预充电信号和所述字线脉冲信号，在连续读取期间对所述位线预充电不超过一次；以及
字线脉冲电路系统，其经配置以基于指示所述SRAM将在部分突发模式下操作的所述预充电信号和所述字线脉冲信号，在所述连续读取中的每一读取之后，对所述字线中的同一字线充电。
16.根据权利要求15所述的集成电路，其中所述读模式信号发生器是可编程的。
17.根据权利要求15所述的集成电路，其中所述读模式信号发生器包括温度传感器，且进一步经配置以基于由所述温度传感器感测到的温度产生所述预充电信号和所述字线脉冲信号。
18.根据权利要求17所述的集成电路，其中所述读模式信号发生器进一步经配置以基于由所述温度传感器感测到的所述温度超过阈值，产生指示所述SRAM将在无突发模式下操作的所述预充电信号和所述字线脉冲信号。
19.根据权利要求15所述的集成电路，其中：
所述预充电电路系统进一步经配置以，基于指示所述SRAM将在全突发模式下操作的所述预充电信号和所述字线脉冲信号，在所述连续读取期间，对所述位线预充电不超过一次；以及
所述字线脉冲电路系统进一步经配置以，基于指示所述SRAM将在所述全突发模式下操作的所述预充电信号和所述字线脉冲信号，在所述连续读取期间，对所述字线中的同一字线充电不超过一次。
20.根据权利要求15所述的集成电路，其中：
所述预充电电路系统进一步经配置以，基于指示所述SRAM将在无突发模式下操作的所述预充电信号和所述字线脉冲信号，在所述连续读取中的每一读取之后，对所述位线预充电。
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