JPS6024987B2 - 画像処理用記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明はビットアドレスを持つ画像処理用記憶装置に関
する。

画像情報をディジタル的に処理し表示を行う画像処理装
置は、画像情報を記憶し、外部から指定されるアドレス
情報により画像情報のＲＥＡＤ／ＷＲＩＴＥが行われる
メインメモリ部（画像処理用記憶装置）と、ここで読出
された画像情報を１画面単位で保持するりフレッシュメ
モリと、表示器を含む表示制御部とで構成される。

ところで上記〆ィンメモリ部は、表示画面を構成する画
素数（たとえば縦５１２×横５１２画素合計２６２１４
４個の画素数に対応した記憶容量）に応じて固定的に設
計されている。

又、画素情報は濃淡、階調、カラー化に対処するため、
その程度に応じて複数枚のメモリボード（ビットプレー
ン）で表現されるのが普通である。

通常１枚のメモリボードは縦５１２個、横５１２個の合
計２６２１４４個の画素数に対応した記憶容量から成り
、全体が８枚で構成される。しかしながら実際にはアプ
リケーションが異なれば５１２×５１沙〆外の画像情報
を表示する要求も当然起り得る。

たとえば２５６×２５６あるいは１０２４×１０２４で
構成される画像情報の表示要求もある。これら要求は５
１２×５１御国素で固定された従来構成のメモリでは対
処できず、融通性、拡張性に欠けていた。これはメモリ
ボードのエリア設定がビット単位に行うことができない
ことに起因する。また、メモリボードのＲＥＡＤノＷＲ
ＩＴＥ時のワード数も固定であり、所定ワード数以下の
書込みには部分書込み等の手法を用いるため転送レート
の低下を招く等の欠点があった。本発明は上記欠点に基
づいてなされたものであり、１画面を構成する画素数、
並びに濃淡、階調といった画面の属曲こ応じ、任意のビ
ット位置で所定のビット長を指定することにより画素情
報のＲＥＡＤ／ＷＲＩＴＥを行う画像処理用記憶装置を
提供することを目的とする。

また、メモリバンクの物理的構成に拘束されないメモリ
アクセスを可能とする画像処理用記憶装置提供すること
も他の目的とする。以下、図面を使用して本発明に関し
詳細に説明する。

第１図は本発明の実施例を示すブロック図である。

図において、１はメモリバンクで複数枚のメモリボード
（ｌａ〜ｌｎ）から成る。

各メモリボードは２５６×２５６画素×１ビットの記憶
容量を持つ。２はイネーブル回路である。

ィネーブル回路２はワード指定回路３の指示によりメモ
リバンク１に対してイネープル信号を送出する。４‘ま
ビットシフタ群である。

ビットシフタ群４は上記〆モリバンクーを構成するメモ
リボード（ｌａ〜ｌｎ）の各出力を得、ビット位置指定
回路５の制御に従い所定のビット数だけシフトされてデ
−夕を出力するビットシフタ（４ａ〜４ｎ）の集合であ
る。６はゲートである。

ゲート６はビットシフタ群４の選択された出力が供給さ
れ、ビット長指定回路７の制御に従い所望のビット数の
みがデータレジスタ８に出力されるようになっている。
上記ワード指定回路３、ビット位置指定回路５ならびに
ビット長指定回路７へはそれぞれＮＷ、ＺＵがアドレス
の一部として上記〆モリバンク１を使用する装置、例え
ば画像入出力装置によって供給される。

このように構成された画像処理用記憶装億は、データレ
ジスタ８の出力がビットシフ夕群４に導かれることによ
り、ィネープル回路２に従って所望のメモリボード‘こ
対してのみ所望の画素数だけデータが書込まれる。

一方、謙出し‘こついてはィネーブル回路２に従い所望
の画素数分の情報がメモリバンク１より出力され、且つ
ビットシフタ群４にて所定の数だけシフトされ、ゲート
６を介して任意のビット数のみがデータレジスタ８に出
力されることによりなされる。第２図はメモリボード（
ｌａ〜ｌｎ）へ供給すべきアドレスが生成されるアドレ
ス指定回路の実施例を示す。

アドレス指定回路は各メモリボード（ｌａ〜ｌｎ）のＸ
・Ｙアドレスが設定されるそれぞれＸアドレスレジスタ
９、Ｙアドレスレジスタ１０と、この両方が供給され上
記〆モリボード（ｌａ〜ｌｎ）に対しアドレスを供給す
るビットセル選択回路１１で構成される。

上記×アドレスレジスタ９・Ｙアドレスレジスター０へ
入力されるアドレス情報は図示されない画像入力装置か
ら与えられる。また、上記ビットセル選択回路１１はＸ
・Ｙの両アドレス内容によりボードィネーブル信号がビ
ットセル信号を生成し、上記〆モリボード（ｌａ〜ｌｎ
）へ導かれるようになっている。次に画像情報を構成す
る各画素単位に指定されるアドレス情報について説明す
る。

第３図ａを参照すればアドレス情報はワード数を指定す
るＮＷ情報、ビット長を指定するＵ情報、ビット位置を
指定するＺ情報、そして各メモリボード内のアドレスを
指定するＸＡＤ・ＹＡＤ情報から成る。

ＮＷ情報は６４ワードまでを６ビットで表現し、各メモ
リボード上の任意の６４個のワ−ドアドレスにイネーブ
ル信号を供給するための元情報となる。Ｕ情報はメモリ
ボードの枚数、即ち、ビット長を設定するための情報で
３ビットで表現され、画面のレベル（濃淡ならびに階調
）を決定する。またＺ情報は上記〆モリボードの最初の
ボードを指定するための情報であり、画面の大きさがレ
ベルによりメモリバンク１をブロック化するものである
。即ち、画線情報とメモリボードの大きさが異なり、う
まく対応させることができない場合、画像情報を分割し
、所定の大きさで分割してそれをＵ情報及びＺ情報によ
り指定するものである。そしてＸＡＤ・ＹＡＤによりメ
モリボ−ド上のビットセルを指定する。具体的なアドレ
ス情報をｂ，ｃに示す。以下、第１図、第２図を参照し
ながら第３図ｂ，ｃに示された画像情報Ａ，Ｂに基き、
記憶装置への書込み動作について詳述する。

画像情報Ａは画素数３２個でビット位置指定Ｚが“００
００’’、ビット長指定Ｕが、“００１”、そしてビッ
トセル情報が“ＸＡ’，“ＹＡ’であり、これらは〆モ
リボード８枚を使用し、３２ワードのデータが１メモリ
サイクル内に書込まれることを示す。

即ち、上記の如く外部より指定された情報はワード指定
回路３、ビット位置指定回路５、ビット長指定回路７へ
供〉給される。そしてアドレス情報ＸＡおよびＹＡはア
ドレスレジスタ９，１０へそれぞれ供給される。このこ
とによりビットセル選択回路１１はメモリバンクーを構
成するメモリボードのうち、あるメモリボードをＺ情報
によって選択し、更にＵ情報によって上記選択されたボ
ードを含めた後続する枚数を指定し、所望のメモリボー
ドを選択する。その結果、画素情報は上記アドレスレジ
スタ９，１川こより指定された×，Ｙアドレスに、更に
ワード指定回路３で指定された所望のワード数だけ書込
まれる。一方、画像情報Ｂは画素数３２個でビット位置
指定Ｚが“０１０１”、ビット長指定Ｕが“０１１”そ
してビットセル情報がＸＢ，ＹＢであり、これらは５枚
目メモリボードからメモリボード４枚を使用し、４２ワ
ードが１メモリサイクル内に書込まれることを示す。

上記画像情報Ｂについては、例えば８枚のモリボードか
ら成るメモリバンク１に対し５１２×５１２×１ビット
から成る画像を２枚分記憶することが可能であることを
示す。

以上説明の如く、本発明によれば１画面を構成する画素
数並びに濃淡、階調といった表示画面の属性に応じ任意
のビット位置で所定のビット長を指定することにより、
さらに任意のワード数を指定することによりメモリバン
クの物理的構成に影響されず融通性の高いメモリアクセ
スが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図はア
ドレス指定回路の実施例を示すブロック図、第３図は本
発明により使用される画像アドレス情報のフオーマット
を示す。 １，ｌａ〜ｌｎ……メモリバンク、３……ワード指定回
路、５・・・・・・ビット位置指定回路、７・・・・・
・ビット長指定回路。 第２図 第３図 第１図

Claims (1)

1. 【特許請求の範囲】 １ 複数のメモリボードで構成され画像情報を記憶する
   メモリバンクと、メモリバンクから出力を得ビツト位置
   指定回路の制御に従い所定のビツト数だけシフトしたデ
   ータが出力されるビツトシフタと、このビツトシフタ出
   力をビツト長指定回路の制御に従い所望のビツト数のデ
   ータが設定されるデータレジスタと、上記メモリバンク
   に書込むべき画素情報もしくはメモリバンクから読出さ
   れる画素情報のビツト長とビツト位置情報が与えられ所
   定のメモリボードを選択するボードイネーブル回路と、
   上記ビツト位置ならびにビツト長が上記メモリバンクを
   使用する装置に設定されるそれぞれビツト位置指定回路
   、ビツト長指定回路とを具備し、上記両指定回路により
   任意のビツト位置で、しかも所望の長さの記憶領域を指
   定し上記メモリバンクのアクセスを行うことを特徴とす
   る画像処理用記憶装置。 ２ 上記メモリボードの任意画素数が設定されるワード
   数指定回路を有し、上記メモリバンクのＲＥＡＤ／ＷＲ
   ＩＴＥ時、任意ワード数、任意ビツト位置、任意ビツト
   長の記憶領域を指定してアクセスを行うことを特徴とす
   る特許請求の範囲第１項記載の画像処理用記憶装置。