JPS62297951A

JPS62297951A - メモリ回路

Info

Publication number: JPS62297951A
Application number: JP61141854A
Authority: JP
Inventors: Nobuaki Ouchi; 大内　宣明; Kiichi Matsuda; 松田　喜一; Takashi Ito; 隆伊藤; Osamu Kawai; 修川井; Toshitaka Tsuda; 俊隆津田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-06-18
Filing date: 1986-06-18
Publication date: 1987-12-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明〔概　要〕メモリ内のデータを所定の順序で並べ、１回のメモリア
クセスにおいて水平方向、垂直方向、又はブロック状の
何れでもアクセスできるようにしてアクセス時間を短縮
したメモリ回路である。

（産業上の利用分野〕本発明は、メモリ回路に関し、特に画像データを記憶す
るメモリとその周辺のアクセス回路の構成に関するもの
である。

画像メモリをアクセスする場合、帯域圧縮処理を含む画
像処理には大量のデータが扱われるので、これに適した
メモリアクセスを行うことが望ましい。

（従来の技術〕従来は、１回のメモリアクセスでＮ画像の画像データを
アクセスしようとする場合、メモリを一定のＮブロック
に分けていた。

例えば、第１２図＜ａ＞に示すように、水平方向に４画
素同時にアクセスできるメモリ構成において、第・１２
図＜ｂ＞に示すように垂直方向に４画素■、■、■、■
をアクセスしようとする場合は、水平方向ブロックのア
クセスを４回繰り返すことになる。

〔発明が解決しようとする問題点〕

このような従来のメモリ回路では、アクセスできる形状
は、水平方向、垂直方向、又はブロック状のいずれかに
限定され、例えば第１２図の場合、水平方向１回のアク
セスでの４つのデータの内３つは無駄になるという問題
点があった。

従って、本発明の目的は、メモリに対し、水平方向アク
セスか、垂直方向アクセスか、ブロックアクセスかを指
示することにより、１回のアクセスで上記３種のアクセ
スのいずれかを実行できるメモリ回路を提供することに
在る。

Ｃ問題点を解決するための手段〕第１図は上記の問題点を解決するための本発明のメモリ
回路を原理的に示した図で、ｌはメモリを示し、このメ
モリ１は２８１１ｘ２ｔＩｌ（Ｋは正の整数）個の基本
画素データブロックをＭ×Ｎ（Ｍ及びＮは正の整数）個
含む画像データを記憶するためのものであり、各々がＭ
　ｘ　Ｎ個の共通なアドレスを有し２１個の水平又は垂
直方向画素又は２ｘ×２眞個のブロック画素に対応した
２ｔｘ個のメモリブロックで構成されている。

アクセスフォーマット信号２は基本画素ブロック中の水
平、垂直又はブロックアクセスの指定と、指定した水平
、垂直又はブロックアクセスの内の１１１１個の画素の
指定と、基本画素ブロック中の所定画素アドレスの指定
と、を含むものである。

３はアドレス演算手段で、アクセスフォーマット信号２
に応答し、これにより指定される基本画素ブロックの所
定の画素アドレスから、基本画素ブロック内の２　ｚｘ
個の水平又は垂直方向アドレスを算出する。４はアドレ
スセレクタで、アクセスフォーマ７ト信号２に応答して
アドレス演算手段３によって算出されたアドレスの内、
２１個の水平、垂直方向画素及び２　Ｋ　Ｘ　２　Ｋ個
のプ、ロック画素の何れかを選択する。そして、５はデ
ータセレクタで、アクセスフォーマット信号２に応答し
てアクセスするメモリブロックの順序を入出力データの
順序に合わせて統一するものである。

〔作　用〕

本発明を示す第１図において、アクセスフォーマット信
号２を受けたメモリ回路は、まずアドレス演算手段３で
基本画素ブロックの所定の画素アドレスから、基本画素
ブロックの水平又は垂直方向データのアドレスを算出す
る。このアドレスから、アドレスセレクタ４は２ｚ罵個
の水平、垂直方向データ及び２　Ｋ　Ｘ　２　Ｋ個のブ
ロックデータの何れかを、メモリブロックｌが常に重複
しないように選択する。そして、データセレクタ５が、
メモリブロック１のアクセス順序を入出力データの順序
と合わセて統一して行うように制御する。

〔実施例〕

以下、本発明の詳細な説明する。

第２図は、第１図に概念的に示した本発明のメモリ回路
の実施例を示すもので、この実施例では説明の便宜上、
Ｋ−１とする。即ち、ＩＸ４画素の水平方向アクセス、
４×１画素の垂直方向アクセス、２×２画素のブロック
アクセスができるメモリ構成で説明する。

第１図に示したメモリｌは、第３図にも拡大して示す如
く、２ＮＫ×２１に個、即ち１６個の基本画素ブロック
を含む画像データを記憶するためのものであり、各々が
共通なアドレスを有する２　”ｗ４個のメモリブロック
＃０〜＃３で構成されており、それぞれのメモリブロッ
クに対し異なったアドレスを与えることができるように
なっている。

アドレス演夏手段３はアクセスフォーマット信号２によ
って指示される前記水平、垂直方向データ又はブロック
データに後述する所定の画素データのアドレスを加算回
路３１〜３３で加算するものである。

ここで、実際の画像データが格納されるメモリブロック
の配置を第４図に示す０図中、画像の１番上の水平ライ
ン（行）はメモリブロック＃Ｏ１＃１、＃２、＃３の順
序でメモリに格納される。

２番目の水平ラインはメモリブロック＃２、＃３、＃０
、＃ｌの順序で、３番目の水平ラインはメモリブロック
＃１、＃０、＃３、＃２の順序で、更に４番目のライン
はメモリブロック＃３、＃２、＃ｌ、＃Ｏの順序で格納
し、４水平ライン周期で繰り返される。これは、垂直ラ
イン（列）であっても同様である。

こうすることにより任意のＩＸ４．４Ｘ１２ｘ２の基本
画素ブロックを見た場合、全て＃０〜＃３のメモリブロ
ックが存在することになる。但し、２×２のブロックア
クセスについては、図からも分かるように互いに重なら
ないような位置に限られので、中心の４ブロツクを取り
出すと例えば＃３と＃Ｏのメモリブロックだけに成って
しまい、この場合にはアクセスできない。

第５図には、画像のサイズが水平方向に４Ｎ画素ある画
像データが格納されているメモリアドレスが示されてお
り、例えば一番左上の画像データは、メモリブロック＃
０の０番地（アドレス）に格納されていることを示し、
その下の画像データは、メモリブロック＃２のＮ番地に
格納されていることを示している。このときのメモリブ
ロック＃Ｏ〜＃３の格納状況を第６図に示す、従って、
−ａ的にはこのメモリの格納状況は２１×２ｔ１１′個
の基本画素データブロックをＭ（垂直方向）×Ｎ（水平
方向）個含む画像データとして表すことができる。

第７図（ａ）は第１図に示したメモリアクセスのフォー
マント信号２の内容を示し、Ｘビットは第７図（ｂ）に
示すように４×４画素ブロックのそれぞれの左上の画素
（斜線部分）を指定するためのアドレス（第５図では０
，１．２、・・・、４Ｎ。

４　Ｎ　＋　、１　、・・・番地）を表し、ｙビット（
２ビツト）は第７図（Ｃ）に示すように水平アクセスか
、垂直アクセスか、それともブロックアクセスか、を示
し、２ビツトは水平アクセス、垂直アクセス、ブロック
アクセスのうちの更にどの４画素を指定するかを示して
いる。尚、このフォーマット信号２の一番左のビットは
リードかライトかの判別を行うビットである。

次に、第２図に示した本発明のメモリ回路の実施例の動
作を第８図のアドレスセレクタの説明図、及び第９図の
データセレクタの説明図を参照して説明する。

まず、メモリアクセスフォーマット信号２のＸビットに
よって各基本画素データブロックの所定の画素アドレス
、即ち例えば第５図の４Ｎ＋１番地が指定されると、演
算手段３の加算回路３１〜３３はそれぞれＮ、２Ｎ、３
Ｎ番地を加算して５Ｎ＋１．６Ｎ＋　１．７Ｎ＋１番地
を発生し、４Ｎ＋１番地とともにアドレスセレクタ４に
与える。

アドレスセレクタ４はアクセスフォーマット信号２のｙ
及び２ビツトにより第７図（ｃ）の斜線部のいずれか１
つを選択指示する。これにより第８図（ａ）〜（１）に
示すように１２通りの組み合わせが存在する０例えば、
第８図（ｊ）は第７図（Ｃ）のうちのブロックアクセス
を行い更に２ビツトが「０１」に対応する斜線部を選択
する。

この場合、上記の例では、第５図のアドレス４Ｎ＋１　
　（＃２）　　、　４Ｎ＋１　　（＃３）　　、　５Ｎ
＋１　　（＃０）　、５Ｎ＋１　　（＃１）が選択され
たことになる。

従って、第８図（ｊ）に示すようにメモリブロック＃０
はＸ十Ｎ、即ちｘ＝４Ｎ＋１であるから５Ｎ＋１番地、
メモリブロック＃ｌも５Ｎ＋１番地、メモリブロック＃
２は４Ｎ＋１番地、そしてメモリブロック＃３も４Ｎ＋
１番地、にそれぞれ指定される。

このようにメモリブロックの各々のアドレスが指定され
るとメモリブロックはり−ド／ライト可能な状態になる
。

一方、メモリ１に対するアクセスはメモリブロック＃０
から＃３への順序を基準として行うことと仮定すれば、
上記の例のようにアドレス指定されたメモリブロックは
第９図（ｂ）に示す如くアクセスデータの順序を入れ換
える必要がある。これはアクセスフォーマット信号２の
ｙ及び２ビツトによってデータセレクタ５が制御される
ことにより行われる。この組み合わせは第９図（ａ）〜
（ｈ）に示すように８通り在る。このデータ制御５は双
方向性を有しリード／ライト指令により方向を変えてい
る。

尚、上記の実施例では１×４．４×１．２×２、の画像
サイズについて説明したが、本発明はこれに限定されず
、例えば第１０図に示すように１６画素をアクセスする
ことも可能であり、この場合のメモリブロックは第１１
図に示すように＃０〜＃１５用いられる。

これを更に一般的に言えば、２１個の水平、垂直方向ア
クセス又は２′×２８のブロックアクセスが実現できる
。

〔発明の効果〕

以上のように、本発明によれば、メモリをブロック化し
て画像データ・の水平方向画素、垂直方向画素又はブロ
ック状画素を適宜アクセス出来るようにしたので、１回
のアクセスで無駄の無い効率的な処理が達成できる効果
がある。

【図面の簡単な説明】

第１図は本発明に係るメモリ回路の原理ブロック図、第２図は本発明のメモリ回路の実施例を示すブロック図
、第３図は本発明のメモリ回路で用いられるメモリブロッ
クのアドレスとデータとの関係を示す概略図、第４図は本発明のメモリ回路において画像データの画素
とそれを格納するメモリブロックとの関係を示す図、第５図は本発明のメモリ回路でのメモリの実アドレスと
メモリブロックとの関係を示す図、第６図は本発明のメ
モリ回路のメモリブロックとアドレスとの関係を示す図
、第７図（ａ）〜（Ｃ，）は本発明のメモリ回路で用いら
れるアクセスフォーマットを示す図、第８図（ａ）〜（
１）は本発明のメモリ回路に用いられるアドレスセレク
タの動作を説明するための図、第９図（ａ）〜（ｈ）は本発明のメモリ回路に用いられ
るデータセレクタの動作を説明するための図、第１０図は１６画素アクセスの場合の画素とメモリブロ
ックの配列との関係を示す図、第１１図は第１０図の場
合のメモリブロックの構成を概略的に示す図、第１２図（ａ）及び（ｂ）は従来のメモリアクセスを説
明するための図である。第１図及び第２図において、１はメモリ、２はアクセスフォーマット信号、３はアドレス演算手段、４はアドレスセレクタ、５はデータセレクタ、３１〜３３は加算回路、である。尚、図中、同一符号は同−又は相当部分を示す。特許出願人　　　富士通株式会社代理人弁理士　　森　１）　寛（外１名）、ｆ発明のメ
モリ回路の原理ブロック図本発明のメ七り回路の埃ひ脳
列を示すブロック図本発明における画素とメ七すブｂツ
ク庖ホす図本発明に８１７もメモリＯ実アトし又とメモ
リプｂワクとの咄２示す２兜５図メモリブロック　　　メモリブロック　　　メモリブロ
ック　　メモリブロック本発明のメｔリブｂツクとアト
しスの関係を示す２党６図、本項８月のア冗スフオーマット＠尽す図地了図本発明のアトしスゼしフタｆ）ｗｒ−説明２地８図（そ
の１）籍へ８図（その２）第９図（そ／）１）第９図（その２）：： λ９解明りこよる１６画系アク七スのすに年のメモリブ
ロック図鳥１０区

Claims

【特許請求の範囲】

（１）２＾２＾Ｋ×２＾２＾Ｋ（Ｋは正の整数）個の基
本画素ブロックをＭ×Ｎ（Ｍ及びＮは正の整数）個含む
画像データを記憶するために各々がＭ×Ｎ個の共通なア
ドレスを有し、２＾２＾Ｋ個の水平又は垂直方向画素又
は２＾Ｋ×２＾Ｋ個のブロック画素に対応した２＾２＾
Ｋ個のメモリブロックから成るメモリ（１）と、アクセスフォーマット信号（２）に応答し、これにより
指定される前記基本画素ブロックの所定の画素アドレス
から、該基本画素ブロック内の２＾２＾Ｋ個の水平又は垂直方向アドレスを算出するア
ドレス演算手段（３）と、前記アクセスフォーマット信号（２）に応答して前記演
算手段によって算出されたアドレスの内、前記２＾２＾
Ｋ個の水平、垂直方向画素及び２＾Ｋ×２＾Ｋ個のブロ
ック画素の何れかを選択するアドレスセレクタ（４）と
、前記アクセスフォーマット信号（２２）に応答してアク
セスする前記メモリブロックの順序を入出力データの順
序に合わせるデータセレクタ（５）と、を備えていることを特徴としたメモリ回路。
（２）前記所定の画素アドレスが、前記基本画素ブロッ
クの左上の画素のアドレスであり、前記アドレス演算手
段が、前記アクセスフォーマット信号によって指示され
る前記水平又は垂直方向データに前記左上の画素のアド
レスを加算するものである特許請求の範囲第１項に記載
のメモリ回路。