JPS6227790A

JPS6227790A - 記憶装置

Info

Publication number: JPS6227790A
Application number: JP60168327A
Authority: JP
Inventors: 元春水谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-07-30
Filing date: 1985-07-30
Publication date: 1987-02-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の技術分野）本発明は、画像データを記憶づるのに好適な記憶装置に
関するものでおる。

（発明の技術的背景とその問題点）従来、画像メモリにｄ３いては、１画素単位の画像デー
タを記憶するに際し、複数画素分の画像データを例えば
８ピッ１〜単位でグループ化し、これを１アドレスが８
ビツトの記憶領域を備えたメモリ素子の各アドレスに記
憶させ、また読出しも同様に８ビット単位で読出しを行
うＪ：うに構成している。そして、１画素だけのデータ
データが必要になった場合には、読み出した８画素分の
画像データの中から必要とする画素のデータをセレクタ
あるいはシフトレジスタ等を用いて抽出している。

一方、画像データを１画素単位で読み書きすることがで
きるビットアドレス型の画像メモリもある。

ところが、前者においては所望のドツトパターンの画像
を２つのアドレスにまたがって記憶させ、その復このド
ツトパターンを読出づためにはドツトパターンの書込み
および読出しをそれぞれ２回行う必要がある。このため
、読み書き速度が遅くなってしまうという問題がある。

一方、後者においては、１画素単位でアドレス指定を行
うためにアドレス信号のビット数が増加し、構成が複雑
になるという問題がおる。

〔発明の目的〕

本発明の目的は、このような問題点を解決す゛るために
なされたもので、その目的は所望のドツトパターンの画
像データを少ないビット数のアドレス信号で高速に読み
書きすることができる記憶装置を提供することにある。

（発明の概要〕本発明は、メモリ素子の記憶領域のうち隣接する奇数ア
ドレスと偶数アドレスの記憶領域を１組として複数組の
メ−しリブロックに分割したうえ、各メモリブロックで
のデータ書込みを行うためのアドレス信号は（イ）読み
書き対象のメモリブロックを指定する第１のアドレス信
号部分と（ロ）読み書きを開始する記憶領域のアドレス
が奇数アドレスか偶数アドレスかを指定づる第２のアド
レス信号部分と（ハ）指定された記′臆領域におけるデ
ータの読み書ぎ開始ビット位置を指定する第３のアドレ
ス信号部分とから構成し、さらに前記メモリ素子のデー
タ内込み入力側およびデータ読出し出力側に前記第１な
いし第３のアドレス信号部分で指定されたアドレスにｄ
３いてデータの読み出ぎを行うシフト回路を設けて構成
したものでおる。

第１のアドレス信号部分で所望の１組の奇数アドレスと
偶数アドレスが指定される。また、第２のアドレス信号
部分で奇数アドレスまたは偶数アドレスの一方が指定さ
れ、第３のアドレス信号部分で指定されたアドレス内に
おけるデータの読み書き開始ビット位置が指定される。

シフト回路はこの指定されたアドレスにおいて、かつ指
定されたビット位置から入力データの書込みまたは記憶
データの読出しを行う。

〔発明の実施例〕

以下、本発明を実施例に基づいて説明する。

第１図は本発明の一実施例を示すブロック図でおり、メ
モリ素子１のデータ入出力側には右シフトマトリクス２
．左シフトマトリクス３およびセレクタ４とから成るシ
フト回路５が配置されている。

メモリ索子１は、第２図に示ずように１アドレスにつき
８ビツトｂｏ〜ｂ７のデータを記憶する２５６個のアド
レスを備えたメモリ素子１△、１Ｂを２個結合したもの
で構成され、図の下側の記憶領域は奇数アドレスが割当
てられ、図の上側の記憶領域は偶数アドレスが割当てら
れている。

このようにして奇数アドレスと偶数アドレスが割当てら
れた２５６個の記憶領域は、隣接づる奇数アドレスと偶
数アドレスの記憶領域を１組として、すなわち図の下側
と上側の記′臘領域を′１組として１２８個のメモリブ
ロックＭＢ１〜Ｍ＋３１２８に分割されている。そして
、各ブロックの記憶領域には８ビツトのデータＤＯ〜Ｄ
Ｉが並列に入力されている。

このようなメモリ構成に対し、レシーバ５を介して次の
ような８ビツトｂＯ〜ｂ７＠成のアドレス信号ＡＤＲが
外部から入力される。

すなわち５　（イ）読み書き対象のメモリブロックを指
定する第１のアドレス信号部分ｂ４〜ｂ７と、（ロ）読
み書きを開始づる記憶領域のアドレスが奇数アドレスか
偶数アドレスかを指定する第２のアドレス信号部分ｂ３
と、（ハ）指定された記憶領域におけるデータの読み書
きｌｉｎ殆ビット位置を指定する第３のアドレス信号部
分ｂＯ〜ｂ２とから成るアドレス信号ＡＤＲが外部から
パノノされる。このうち、下位の信号ｂＯ〜ｂ２はシフ
ト回路５の右シフトマトリクス２および左シフトマトリ
クス３（こ勾えられ、その」二位の１邑号ｂ３〜ｂ７は
メモリドライバ７に与えられる。

メモリドライバ７には、この他にデータの読み書きモー
ドを指定する制御信号Ｒ／Ｗが入力される。

メモリドライバ７は、制御信号Ｒ／Ｗによってデータの
書込みモードが指定されている時、上位のアドレス信号
ｂ４〜ｂ７をメモリ素子１△、１Ｂに並列に与えると共
に、その下位の信号ｂ３に基づいてメモリ素子１△、１
Ｂを書込み可能状態とするためのライトイネーブル信号
ＷＥを交互に１１　ｉ　ＩＩ　、　　ＩＩ　Ｑ　ＩＩと
し、メモリ素子１Ａ、１Ｂを交互に書込み可能状態にす
る。りなわら、信号ｂ３が′Ｏ゛で必り、データの書込
み開始ビット位置が奇数アドレスを示しているならば、
信号ｂ７〜ｂ４で指定されたメモリブロックのうち奇数
アドレスか割当てられたメモリ素子を先に書込み可能状
態とし、次に偶数アドレスが割当てられたメモリ素子を
占込み可能状態にする。しかし、信号ｂ３が゛１パでめ
り、データの書込み開始ビット位置が偶数アドレスを示
しているならば、信号ｂ７〜ｂ４で指定されたメモリブ
ロックのうち偶数アドレスが割当てられたメモリ素子を
先に書込み可能状態とし、次にアドレス値が「１」だ（
プ大きい隣りのメモリブロックにおける奇数アドレスか
割当てられたメモリ素子を田込み可能状態にする。

（Ｆ３Ｌ、、この時はメモリブロックを指定する信号ｂ
４〜ｂ７の最下位ｂ４にｂ３を加算した信号をメモリ素
子１に与える。

メモリドライバ７は、制御信号Ｒ／　Ｗによって読出し
モードが指定された時にも同様にしてアドレス信号ＡＤ
Ｒを与える。但し、信号ｂ３が′”０９１でおり、デー
タの読出し開始ビット位置が奇数アドレスを示している
ならば、信号ｂ７〜ｂ４で指定されたメモリブロックの
うち奇数アドレスが割当てられたメモリ素子からの読出
しデータを先に出力し、次に偶数アドレスが割当てられ
たメモリ素子からの読出しデータを出力するために、セ
レクタ４に対して必要な選択制御信号ＳＬを与える。

しかし、信号ｂ３が“１″であり、データの読出し開始
ビット位置が偶数アドレスを示しているならば、信号ｂ
７〜ｂ４で指定されたメモリプロッタのうち偶数アドレ
スが割当てられたメモリ素子からの読出しデータを先に
出力し、次にアドレス値が「１」だけ大きい隣りのメモ
リブロックにおける奇数アドレスが割当てられたメモリ
素子からの読出しデータを出力するために、セレクタ４
に対し必要な選択制御信号ＳＬを与える。

一方、右シフトマトリクス２はドライバ８を介して需込
みデータが入力されると、この書込みデータをアドレス
信号ＡＤＲのｂＯ−ｂ２で指定されるシフトはだけ下位
ビット位置側にシフトし、すなわち右シフトし、メモリ
素子１のデータ入力に供給する。また、左シフトマトリ
クス３はセレクタ４から奇数アドレスと偶数アドレスの
読出しデータが入力されると、これらの続出しデータを
アドレス信号ＡＤＲのｂｏ’−ｂ２で指定されるシフト
量だけ上位ビット側にシフトし、すなわら左シフトし、
ドライバ８を介して外部に出力する。

以上の構成において、８ビツトのデータＤＯ〜Ｄ７を例
えば右方向に３ビツトシフトし、第３図（ａ）に示すよ
うにメモリブロックＭＢ１における奇数アドレスの第４
ビツト目（ｂ７１）から偶数アドレスの第５ビツト目（
ｂ５）に亘って書込む場合、アドレス信号ＡＤＲとして
ｂ７〜ｂ５　＝Ｏ。

ｂ４　＝１．ｂ３　＝Ｏ，ｂ２　＝０．ｂｌ〜ｂｏ＝ｉ
を与える。すると、右シフトマトリクス２は入力データ
を右方向に３ビツトシフトしてメモリ素子１に入力し、
またメモリドライバ７はｂ４〜ｂ７＝Ｏのアドレス信号
をメモリ素子１に入力し、さらに最初に奇数アドレスが
書込み可能状態となり、次に偶数アドレスが書込み可能
状態となるライトイネーブル信号ＷＥを入力する。

これによって、外部から入力されたデータは第３図（ａ
＞に斜線で示づように各ビット位置が下位ビット位置側
に３ビツトだけシフトされ、データの最上位ビットから
第３ビツト目までは奇数アドレスに、また第２ピツ１〜
目から第３ビツト目は偶数アドレスにそれぞれ書込まれ
る。すなわち、入力データは奇数アドレスと偶数アドレ
スの２つのアドレスにまたがってｂｏ〜ｂ２で指定され
た（６）だけ右方向にシフトされて書込まれる。

次に、８ビツトのデータ［）０〜Ｄ７を例えば右方向に
３ビツトシフトし、第３図（ａ）に示ずようにメモリブ
ロックＭＢ１における偶数アドレスの第４ビツト目（ｂ
４）からメモリブロックＭＢ２の奇数アドレスの第５ビ
ツト目（ｂ５）に亘って書込む場合、アドレス信号ＡＤ
Ｒとしてｂ７〜ｂ５　＝Ｑ、ｂ４　＝１．ｂ３　＝１．
ｂ２　＝Ｏ，ｂｌ〜ｂＯ＝１を与える。すると、右シフ
トマトリクス２は上記の場合と同様に入力データを右方
向に３ビツトシフトしてメモリ素子１に入力し、またメ
モリドライバ７はｂ４〜ｂ７　＝０のアドレス信号をメ
モリ素子１に入力し、ざらに最初にメモリブロックＭＢ
１の偶数アドレスを出込み可能状態とする。次に隣りの
メモリブロックＭＢ２の偶数アドレスを書込み可能状態
とすると共に、メモリブロックを指定する信号ｂ４〜ｂ
７の最下位ｂ４にｂ３＝１を加算した信号をメモリ素子
１に与える。

これによって、外部から入力されたデータは第３図（ｂ
）に斜線で示すように各ビット位置が下位ビット位置側
に３ビツトだけシフトされ、データの最上位ヒラ１〜か
ら第３ビツト目まではＭＢｌの偶数アドレスに、また第
２ビツト目から第２ビツト目はＭＢ２の偶数アドレスに
それぞれ書込まれる。すなわち、入力データは偶数アド
レスと隣りのメモリブロックの奇数アドレスの２つのア
ドレスにまたがってｂｏ〜ｂ２で指定された量だけ右方
向にシフトされて出込まれる。

このようにして書込まれたデータを読出Ｊ場合、書込み
時と同様な構成のアドレス信号ＡＤＲを入力する。する
と、奇数アドレスおよび偶数アドレスに記憶されたデー
タが読み出され、セレクタ４の選択動作によって左シフ
トマトリクス３に順次入力される。覆ると、左シフトマ
トリクス３は入力された奇数アドレスおよび偶数アドレ
スの読出しデータを左方向に３ビツトシフトし、ドライ
バ８を介して外部に出力する。

従って、アドレス信号ＡＤＲのｂｏ〜ｂ２を所望の値に
設定することにより、各メモリブロックあるいは隣り合
うメモリブロックから出込みデータを所望の量だけシフ
トした形で読出すことができ、画像データを１画素単位
で抽出するクリッピイング操作を極めて容易に行うこと
ができる。

なお、第１図に破線で示すように、右シフトマトリクス
２の出力側にデータの加算回路１０を設け、右シフトマ
トリクス２の出力データとセレクタ４の出力データとを
加算し、メモリ素子１に書込むようにしてもよい。

〔発明の効果〕

以上説明したように本発明は、メモリ素子のアドレスを
ブロック化し、アドレス信号により各メモリブロックと
データの読み書き開始ビット位置を任意に指定できるよ
うにしたため、所望のドツトパターンの画像データを少
ないビット数のアドレス信号で所望のビット単位で高速
に読み書きすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
同実施例のメモリ素子の構成を示す図、第３図はデータ
の読み書き動作を説明するための図である。１・・・メモリ素子、２・・・右シフトマトリクス、３
・・・左シフトマトリクス、４・・・セレクタ、５・・
・シフト回路、７・・・メモリドライバ。 −を）１ −一一一一ヒ１ヅト（ｂ）第３図

Claims

【特許請求の範囲】単位アドレスが所定ビット数のデータ記憶領域で構成さ
れたメモリ素子を有する記憶装置において、前記メモリ素子の記憶領域のうち隣接する奇数アドレス
と偶数アドレスの記憶領域を１組として複数組のメモリ
ブロックに分割し、各メモリブロックでのデータ書込みを行うためのアドレ
ス信号は（イ）読み書き対象のメモリブロックを指定す
る第１のアドレス信号部分と（ロ）読み書きを開始する
記憶領域のアドレスが奇数アドレスか偶数アドレスかを
指定する第２のアドレス信号部分と（ハ）指定された記
憶領域におけるデータの読み書き開始ビット位置を指定
する第３のアドレス信号部分とから構成し、さらに前記メモリ素子のデータ書込み入力側およびデー
タ読出し出力側に前記第１ないし第３のアドレス信号部
分で指定されたアドレスにおいてデータの読み書きを行
うシフト回路を設けて成る記憶装置。