JPH0233158B2

JPH0233158B2 -

Info

Publication number: JPH0233158B2
Application number: JP56161714A
Authority: JP
Inventors: Hiroyuki Takeuchi; Seiichiro Watanabe
Original assignee: Hitachi Medical Corp
Current assignee: Hitachi Healthcare Manufacturing Ltd
Priority date: 1981-10-09
Filing date: 1981-10-09
Publication date: 1990-07-25
Also published as: JPS5862686A

Description

【発明の詳細な説明】本発明は、デジタル画像処理装置等に使用され
る画像メモリ装置の改良に関するものである。

従来、デジタル画像処理装置等に使用される画
像メモリ装置は、大容量でかつ高速のものが要求
されるため、その実現方法として、(1)高速メモリ
を１画面分の容量だけ持つか、あるいは、第１図
に示すように、(2)必要な速度より低速のメモリ
M₁及びM₂を用いて１画面分を２又は４分割して
構成し、それ等を切換器MAPにより交互に切換
えて使用することにより高速化するかのいずれか
の方法がとられている。

前記(1)の方法は、最も単純であるが、高速のメ
モリ素子は低速メモリ素子より高価である。また
大容量の素子がないので、プリント基板サイズが
大きくなり、装置全体が高価なものとなる欠点が
あつた。これを安価にするために、前記(2)の方法
が採用されている。一般に、２面分割又は４面分
割等の2ⁿ（ｎ＝１、２、３…）分割法が行われて
いる。このようにした場合、各メモリブロツクを
一箇一箇アクセスする時間は変わらないが、前記
各メモリブロツクを並列動作させ、各メモリブロ
ツクのアクセス時間を一部重畳させることによつ
て、全体としてのアクセス時間を少なくでき、高
速化を図ることができる。このため、前記各メモ
リブロツクに対するデータの読み出しは前記各メ
モリブロツクが定められた順序で繰返し選択され
る必要がある。そして、通常、画像表示装置等の
１画面のメモリ番地の順序は、第２図に示よう
に、2ⁿ（ｎ＝１、２、３…）番地で横１行が区切
られている。このため、縦方向、即ち、列方向に
アクセスを行いたい場合（画像処理関係において
は頻繁にこのようなアクセスを行う）に、(2)の方
法では、第３図に示すように、例えば、１画面分
をメモリブロツクM₁〜M₄の４面に等分割し、メ
モリブロツク選択回路MBCで各メモリブロツク
M₁〜M₄を選択指定してそれぞれのアドレスをア
クセスすると常に同じメモリブロツクをアクセス
することになる。例えば、第４図に示すように、
256飛び、即ちアドレス０、256、512、768、…と
アクセスする場合、メモリブロツクM₁だけを常
にアクセスすることになる。このように、前記(2)
の方法の必要条件である各メモリブロツクを平等
に順次アクセスすることにならないため、速度が
低下する欠点があつた。

本発明は、前記(2)の方法の欠点を除去するため
になされたものであり、１画面分のデータを格納
する複数のメモリブロツクを配設し、該メモリブ
ロツクを選択してアクセスするメモリブロツク選
択手段を有する画像メモリ装置において、前記１
画面分のデータの行方向に沿つたアクセスはもち
ろんのこと、列方向に沿つたアクセスを行つても
高速化を達成し得る画像メモリ装置を提供するこ
とを目的とする。

すなわち、本発明は、１画面分のデータを格納
する複数のメモリブロツクを配設し、該メモリブ
ロツクを選択してアクセスするメモリブロツク選
択手段を有する画像メモリ装置において、前記メ
モリブロツク数と１画面の横一行の番地割当て数
とが共通の約数でない数にしたものである。

例えば、前記１画面の横一行の番地割当て数を
奇数とし、前記メモリブロツク数を2ⁿとしたもの
である。

このようにした場合、メモリブロツク数と１画
面の横一行の番地割当て数とが共通の約数でない
数にすることによつて、前記１画面分のデータの
列方向に沿つたデータの格納場所は、該列方向の
連続するデータがそれぞれ同一のメモリブロツク
に格納されていることはなくなり、順次異なるメ
モリブロツクに、かつ定められた順序で格納され
ているようになる。このため、前記１画面分のデ
ータの列方向に沿つたアクセスを行なつた場合、
連続して同一のメモリブロツクをアクセスするよ
うなことはなくなる。

次に、前記例の１画面分の横一行の番地割当て
数を奇数とし、前記メモリブロツク数を2ⁿとした
場合について説明すると、第５図に示すように、
１画面の横１行の番地割当て数を奇数化すること
によつて、画面の縦方向、即ち、列方向のアドレ
スが偶数と奇数が交互にならぶようにする。その
結果、偶数のメモリブロツク分割法においても、
第６図に示すように、縦方向に各メモリブロツク
を平等に順次アクセスすることになるので、高速
でアクセスすることが可能となる。メモリブロツ
クの数の制限は、１画面の横一行の番地割当て数
が257などのように素数の場合は、257の倍数以外
ならどのような数でもよい。しかし横一行の番地
割当て数が513のように「３」で割れるような場
合には、「３」の倍数以外の数を選ぶ。即ち、513
の約数以外の数に分割すればよい。また、メモリ
ブロツクの分割数を2ⁿに選んだ場合は、メモリブ
ロツク選択のための特別な回路は不要となり、単
に入力されたアドレスの下位ビツトを使つてデコ
ードすればよい。したがつて、ハードウエアは簡
単である。

第７図は、前記例の場合、即ち、１画面の横一
行の番地割当て数を奇数とし、前記メモリブロツ
ク数を2ⁿとした場合の原理を適用した４面分割方
式の一実施例の構成を示す図である。

図において、M₁〜M₄はそれぞれ１画面分を４
等分した容量、例えば、2^mＫバイトのメモリを構
成しており、それぞれ独立に読み書きができるよ
うになつている。そして、それぞれのメモリブロ
ツクM₁〜M₄には、アドレスレジスタADRRが組
込まれており、入力されるアドレス信号が１メモ
リサイクル（アクセス時間＋回復時間）の間に変
化しても良いようになつている。

前記メモリブロツクM₁〜M₄にそれぞれアドレ
スを割当てて行き、１画面の横一行の番地割当て
数が奇数であり、かつ、メモリブロツク数で割え
ない数で区切る。本実施例では、メモリブロツク
数は「４」で、１画面の横一行の番地割当て数
は、257となつている。したがつて、メモリブロ
ツクM₁は０、４、８、…、メモリブロツクM₂は
１、５、９、…、メモリブロツクM₃は２、６、
10、…、メモリブロツクM₄は３、７、11、…と
なる。このように、画面の横一行の番地割当て数
を奇数化することにより、画面の縦方向即ちメモ
リブロツクの列方向のアドレスが、第５図に示す
ように、偶数と奇数が交互に並ぶようになる。

前記メモリブロツクM₁〜M₄のそれぞれの性能
は、サイクルタイム（連続して読み書きできる短
時間）ａ×10^-n秒で表わされ、メモリブロツク
M₁〜M₄の４面全体の最高サイクルタイムは、各
メモリブロツクM₁〜M₄が平等に順次アクセスさ
れるものとすると、ａ×10^-n／４秒となる。
MBCはメモリブロツクM₁〜M₄をアドレス信号
によつて選択するデコーダ等からなるメモリブロ
ツク選択回路であり、第８図に示すように、アド
レス信号の下位２ビツトを利用してメモリブロツ
クM₁〜M₄を選択指定する。例えば、下位２ビツ
トが「00」であればメモリブロツクM₁を、「01」
であればメモリブロツクM₂を、「10」であればメ
モリブロツクM₃を、「11」であればメモリブロツ
クM₄をそれぞれ選択指定するものである。ADR
はアドレス信号入力端子、Ｄはデータ入出力端子
である次に、本実施例の動作を説明する。

第７図において、１画面の第１列をアクセスし
たい場合、257飛びアクセスであるから、アドレ
ス信号入力端子ADRにアドレス「０」の信号が
入力すると、下位２ビツトが「00」であるからメ
モリブロツクM₁が選択され、そのメモリブロツ
クM₁の「０」番地がアクセスされ、データの読
み書きが行なわれる。次にアドレス「257」の信
号が入力すると、下位２ビツトが「01」であるか
らメモリブロツクM₂が選択され、そのメモリブ
ロツクM₂のアドレス「257」の２進数の３ビツト
目以上の数の番地がアクセスされて、画面の番地
「257」のデータの読み書きを行う。同様にアドレ
ス「514」及び「711」が入力すると、それぞれ下
位２ビツトが「01」及び「11」となるので、メモ
リブロツクM₃及びM₄がそれぞれ選択され、その
メモリブロツクM₃及びM₄のアドレス「514」及
び「771」の２進数の３ビツト目以上の数の番地
がアクセスされて、画面の番地「257」及び
「711」のデータの読み書きを行う。同様にして以
後の番地もアクセスする。このように、画面の第
１列目をアクセスする場合においても、各メモリ
ブロツクM₁〜M₄を平等に順次アクセスすること
になるので、高速で処理することができる。ま
た、メモリブロツク数が４であるので、メモリブ
ロツクの選択は単に入力されたアドレスの下位２
ビツトを使つてデコードするだけでよい。

第９図は、本発明の他の実施例の３面分割方式
の構成を示す図であり、第７図と同一のものは同
一記号を付けてある。本実施例は、第７図の実施
例のメモリブロツクを３個配設し、その選択を行
う手段として除算回路を付加したものである。こ
の除算回路は除算器又は除算結果をテーブル化し
たROM（Read Only Memory）で構成されてい
る。

この実施例の動作は、メモリブロツクの選択と
各メモリのアドレスを指定する動作が、第７図の
実施例と異るだけであるので、この動作だけをこ
こでは説明する。第１０図に示すように、アドレ
ス信号が除算回路DCで除数３で割算され、アド
レス信号０〜２のときはその商が「０」余りが
「０」、「１」、「２」となり、３〜５のときは商が
「１」で余りがそれぞれ「０」、「１」、「２」とな
り、６以後についても同様に所定の商と余りが
「０」、「１」、「２」となる。そして、余り「０」
はメモリブロツクM₁を、余り「１」はメモリブ
ロツクM₂を、余り「２」はメモリブロツクM₃を
それぞれ指定し、前記商の値で各メモリブロツク
M₁〜M₃のアドレスを指定する。

以上説明したように、本発明によれば、低速メ
モリを複数個配設した高速大容量画像メモリ装置
において、画面の縦（列）方向にアクセスしても
高速でアクセスできるようにしたので、安価なダ
イナミツク型メモリを用いた凡用画像メモリ装置
を提供することができる。また、メモリブロツク
の数を2ⁿ（ｎ＝１、２、３、…）に選ぶことがで
きるようにしたので、アドレス変換部が省略で
き、ハードウエアを簡略化できる。

【図面の簡単な説明】

第１図は、従来のメモリ分割方式の一例を示す
図、第２図は、画像表示装置等の１画面のメモリ
番地を示す図、第３図及び第４図は、従来の４面
分割方式の例を説明するための図、第５図及び第
６図は、本発明の原理を説明するための図、第７
図は、本発明の一実施例の４面分割方式の構成を
示す図、第８図は、本実施例のアドレスアクセス
方法を説明するための図、第９図は、本発明の他
の実施例の３面分割方式の構成を示す図、第１０
図は、第９図の実施例のアドレスアクセス方法を
説明するための図である。 M₁〜M₄……メモリブロツク、DC……除算回
路、MBC……メモリブロツク選択回路、ADRR
……アドレスレジスタ、Ｄ……データ入出力端
子、ADR……アドレス信号入力端子。

Claims

【特許請求の範囲】１１画面分のデータを格納する複数のメモリブ
ロツクを配設し、該メモリブロツクを選択してア
クセスするメモリブロツク選択手段を有する画像
メモリ装置において、前記メモリブロツク数と１
画面の横一行の番地割当て数とが共通の約数をも
たない構成としたことを特徴とする画像メモリ装
置。２特許請求の範囲第１項記載の画像メモリ装置
において、１画面の横一行の番地割当て数を奇数
とし、前記メモリブロツク数を2ⁿとしたことを特
徴とする画像メモリ装置。