JPH0750391B2 - 表示用メモリ制御装置 - Google Patents
表示用メモリ制御装置Info
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- JPH0750391B2 JPH0750391B2 JP62272960A JP27296087A JPH0750391B2 JP H0750391 B2 JPH0750391 B2 JP H0750391B2 JP 62272960 A JP62272960 A JP 62272960A JP 27296087 A JP27296087 A JP 27296087A JP H0750391 B2 JPH0750391 B2 JP H0750391B2
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- memory
- address
- memories
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パーソナル・コンピュータ等のCRT等の表示
装置に係り、特に表示用メモリの未使用領域を簡便に他
の汎用メモリ、例えばプリンタバッファとして有効利用
するのに好適な表示用メモリ制御装置に関する。
装置に係り、特に表示用メモリの未使用領域を簡便に他
の汎用メモリ、例えばプリンタバッファとして有効利用
するのに好適な表示用メモリ制御装置に関する。
従来の装置は、（株）日立製作所発行の日立パーソナル
コンピュータB16シリーズ、B16MX−IIハードウエア技術
資料のP48の表示部の項に記載のように、図形を表示で
きるビットマップ方式のグラフィック表示においては、
表示用メモリを構成するいくつかのプレーン（例えば、
16色表示なら４プレーン）を同一アドレスに重ねて割り
付け、４プレーン同時にアクセスする方式をとってい
た。これは、第４図に示すような構成をとるもので（第
４図では、４プレーン構成の例を示す）１つのアドレス
に対して、各プレーンごとに均等にｎ（例えば1,2,4な
ど）ビットが割り付けられている。従って、１つのアド
レスを与えるだけで、4nビットのデータがリード／ライ
トできる。
コンピュータB16シリーズ、B16MX−IIハードウエア技術
資料のP48の表示部の項に記載のように、図形を表示で
きるビットマップ方式のグラフィック表示においては、
表示用メモリを構成するいくつかのプレーン（例えば、
16色表示なら４プレーン）を同一アドレスに重ねて割り
付け、４プレーン同時にアクセスする方式をとってい
た。これは、第４図に示すような構成をとるもので（第
４図では、４プレーン構成の例を示す）１つのアドレス
に対して、各プレーンごとに均等にｎ（例えば1,2,4な
ど）ビットが割り付けられている。従って、１つのアド
レスを与えるだけで、4nビットのデータがリード／ライ
トできる。
また、もう一つの例として、従来のパーソナル・コンピ
ュータ（NEC旧PC98シリーズなど）に用いられていたも
のを第５図に示す。これは、各プレーンを順に並べてア
ドレシングしたもので、アドレスを０から順に増してい
くと、プレーン０の表示部、プレーン０の空領域、プレ
ーン１の表示部、プレーン１の空領域…という順にデー
タをリード／ライトすることができる。
ュータ（NEC旧PC98シリーズなど）に用いられていたも
のを第５図に示す。これは、各プレーンを順に並べてア
ドレシングしたもので、アドレスを０から順に増してい
くと、プレーン０の表示部、プレーン０の空領域、プレ
ーン１の表示部、プレーン１の空領域…という順にデー
タをリード／ライトすることができる。
これに対し、特開昭61−87193号に見られる発明では、
比較的大容量の第一のメモリ系列と比較的小容量の第二
のメモリ系列を持ち、前記第二のメモリ系列は、前記第
一のメモリ系列の一部の領域と並列に表示読み出しを行
ない、前記並列に２系列が存在する領域でのCPUアドレ
スは、一方の系列は偶数、他方は奇数番地とし、第一系
列の他の領域では通常の連続なアドレスとして、複数の
プレーンをプレーン0,プレーン1,プレーン2,プレーン３
のごとく順序づけて、１回のリード／ライトでは各プレ
ーンの１ワード分のデータをリード／ライトし、表示制
御回路が表示メモリを読み出す時に限り複数のプレーン
を同時に読み取るようになっていた。
比較的大容量の第一のメモリ系列と比較的小容量の第二
のメモリ系列を持ち、前記第二のメモリ系列は、前記第
一のメモリ系列の一部の領域と並列に表示読み出しを行
ない、前記並列に２系列が存在する領域でのCPUアドレ
スは、一方の系列は偶数、他方は奇数番地とし、第一系
列の他の領域では通常の連続なアドレスとして、複数の
プレーンをプレーン0,プレーン1,プレーン2,プレーン３
のごとく順序づけて、１回のリード／ライトでは各プレ
ーンの１ワード分のデータをリード／ライトし、表示制
御回路が表示メモリを読み出す時に限り複数のプレーン
を同時に読み取るようになっていた。
上記従来技術は、表示用メモリチップ（フレーム・メモ
リ）を表示専用としてのみ使用することを前提としてア
ドレスマッピングを行っているため、画面表示画素数に
対して余剰分として存在するメモリ容量を他のメモリ、
例えばプリンタバッファ用として利用するという点につ
いて配慮がされておらず、表示用メモリの余剰分を利用
しようとしても、リニアアドレスとならないため、簡便
かつ効率的に利用できないという問題があった。
リ）を表示専用としてのみ使用することを前提としてア
ドレスマッピングを行っているため、画面表示画素数に
対して余剰分として存在するメモリ容量を他のメモリ、
例えばプリンタバッファ用として利用するという点につ
いて配慮がされておらず、表示用メモリの余剰分を利用
しようとしても、リニアアドレスとならないため、簡便
かつ効率的に利用できないという問題があった。
これに対し、特開昭61−87193号のごとく複数プレーン
の同時アクセスと交互アクセスを切換える機構を設け、
２つのアクセスモードを中央演算処理装置より切換えて
行えば、複数プレーン同時にアクセスすることにより、
表示図形の描画処理に必要となるメモリアクセス回数を
削減し、交互にアクセスすることにより、表示用メモリ
の余剰領域を連続アドレス空間として利用することも可
能となる。
の同時アクセスと交互アクセスを切換える機構を設け、
２つのアクセスモードを中央演算処理装置より切換えて
行えば、複数プレーン同時にアクセスすることにより、
表示図形の描画処理に必要となるメモリアクセス回数を
削減し、交互にアクセスすることにより、表示用メモリ
の余剰領域を連続アドレス空間として利用することも可
能となる。
しかしながら、この方法では複数プレーンを同時にアク
セスする場合と交互にアクセスをする場合とでアクセス
されるデータの語長が異なるため、交互アクセスでメモ
リを連続アドレスとするためには、複数プレーンアクセ
スではアドレスが不連続となってしまう問題がある。
セスする場合と交互にアクセスをする場合とでアクセス
されるデータの語長が異なるため、交互アクセスでメモ
リを連続アドレスとするためには、複数プレーンアクセ
スではアドレスが不連続となってしまう問題がある。
たとえば、系列メモリが４系列、中央演算処理装置の語
長が８ビットの場合、４系列のメモリを交互にアクセス
し、かつそのアドレスを連続アドレスとするためには、
８ビットにつきアドレスが１ずつ増加するようなアドレ
ス割り付けとしなければならないが、４系列のメモリを
同時にアクセスすると、32ビットのデータが参照される
ため、この32ビットの後（あるいは前）に続くデータを
参照するためにはアドレス値を４増加（あるいは減少）
させなければならず、不都合であった。
長が８ビットの場合、４系列のメモリを交互にアクセス
し、かつそのアドレスを連続アドレスとするためには、
８ビットにつきアドレスが１ずつ増加するようなアドレ
ス割り付けとしなければならないが、４系列のメモリを
同時にアクセスすると、32ビットのデータが参照される
ため、この32ビットの後（あるいは前）に続くデータを
参照するためにはアドレス値を４増加（あるいは減少）
させなければならず、不都合であった。
本発明の目的は、画面表示画素に対して大きめに設定さ
れる表示用メモリのうち、表示用に利用される容量を差
し引いた余剰分、すなわち利用されずに未使用となって
いるメモリを簡便かつ効率的に他のメモリ、例えばプリ
ンタバッファに利用できるようにアドレスマッピングを
工夫し、余剰分として存在する全メモリを一連のリニア
アドレスでアクセス可能にし、メモリの有効利用とメモ
リチップの低減を行うことにある。
れる表示用メモリのうち、表示用に利用される容量を差
し引いた余剰分、すなわち利用されずに未使用となって
いるメモリを簡便かつ効率的に他のメモリ、例えばプリ
ンタバッファに利用できるようにアドレスマッピングを
工夫し、余剰分として存在する全メモリを一連のリニア
アドレスでアクセス可能にし、メモリの有効利用とメモ
リチップの低減を行うことにある。
上記目的は、系列メモリを交互にアクセスし、従って１
回のメモリアクセスでは、ただ一系列のメモリのみをア
クセスする場合には各系列メモリの１語のデータに対し
て１アドレスを与える連続アドレスを割り付け、系列メ
モリを同時にアクセスする場合には各系列メモリに与え
るアドレス値としてアクセスするアドレス値を系列メモ
リの総数で除した商を与えることにより達成される。
回のメモリアクセスでは、ただ一系列のメモリのみをア
クセスする場合には各系列メモリの１語のデータに対し
て１アドレスを与える連続アドレスを割り付け、系列メ
モリを同時にアクセスする場合には各系列メモリに与え
るアドレス値としてアクセスするアドレス値を系列メモ
リの総数で除した商を与えることにより達成される。
具体的には、複数の系列メモリの交互アクセスとする際
には、ただ一系列のメモリを選択するために、アクセス
アドレス値を系列メモリの総数ｍで除した剰余を求め、
この剰余をデコードして系列メモリのうち、ただ一系列
のみを選択状態とし、系列メモリに対しては、アクセス
アドレスを系列メモリの総数ｍで除した商をアドレス信
号として入力する。
には、ただ一系列のメモリを選択するために、アクセス
アドレス値を系列メモリの総数ｍで除した剰余を求め、
この剰余をデコードして系列メモリのうち、ただ一系列
のみを選択状態とし、系列メモリに対しては、アクセス
アドレスを系列メモリの総数ｍで除した商をアドレス信
号として入力する。
複数の系列メモリを同時にアクセスする場合には、前述
のデコーダの出力に優先して、全ての系列メモリを選択
状態にし、各系列メモリには、アクセスアドレス値をそ
のままアドレス信号として入力すればよい。
のデコーダの出力に優先して、全ての系列メモリを選択
状態にし、各系列メモリには、アクセスアドレス値をそ
のままアドレス信号として入力すればよい。
メモリ系列選択回路は、系列メモリの総数ｍに等しい数
の系列選択信号出力を持ち、第一の動作状態、すなわち
系列メモリ全体を同時にアクセスするモードでは、ｍ本
の系列選択信号出力全てを選択状態とし、従ってｍ系列
のメモリ全てを読み書き可能の状態とし、第二の動作状
態、すなわちｍ系列のメモリの中のただ一系列のみをア
クセスするモードでは、アクセスアドレスをｍで除した
剰余をデコードすることにより、ｍ本の系列選択信号出
力のうちのただ１本のみを選択状態とし、他は非選択状
態とする。
の系列選択信号出力を持ち、第一の動作状態、すなわち
系列メモリ全体を同時にアクセスするモードでは、ｍ本
の系列選択信号出力全てを選択状態とし、従ってｍ系列
のメモリ全てを読み書き可能の状態とし、第二の動作状
態、すなわちｍ系列のメモリの中のただ一系列のみをア
クセスするモードでは、アクセスアドレスをｍで除した
剰余をデコードすることにより、ｍ本の系列選択信号出
力のうちのただ１本のみを選択状態とし、他は非選択状
態とする。
ｍ系列のメモリを交互に個別アクセスする場合は、ｍ系
列のメモリを同時にアクセスする場合に対して、ｍ倍の
アドレス空間が必要となる。従って、ｍ系列のメモリを
交互にアクセスするためには、あらかじめ、メモリを同
時にアクセスする場合に対してｍ倍のアドレス空間を与
えておく必要がある。これに対して、ｍ系列のメモリを
同時にアクセスする場合には、交互にアクセスする場合
のアドレス空間の1/mの容量しかないアドレス空間を同
一のメモリに対して割り当てなければならないので、結
果として、同時アクセスを行う場合には、アクセスアド
レスをｍ倍してメモリに与える必要が生じる。実際に
は、ｍ系列のメモリを交互にアクセスする場合、メモリ
のアドレスとデータが１対１に対応するのに対して、同
時にアクセスする場合は１対ｍに対応するので、交互ア
クセスする場合にアクセスアドレスを1/m倍、すなわち
アクセスアドレス値をｍで除した商をメモリに与え、同
時アクセスを行う場合には、アクセスアドレスをそのま
まメモリに与える。アドレス変換回路は、上述のような
働きを持ち、ｍ系列のメモリを交互に個別アクセスする
場合には、アクセスアドレス値をｍで除した商をメモリ
のアドレス信号として出力し、同時にアクセスする場合
には、アクセスアドレス値をそのままメモリのアドレス
信号として出力する。
列のメモリを同時にアクセスする場合に対して、ｍ倍の
アドレス空間が必要となる。従って、ｍ系列のメモリを
交互にアクセスするためには、あらかじめ、メモリを同
時にアクセスする場合に対してｍ倍のアドレス空間を与
えておく必要がある。これに対して、ｍ系列のメモリを
同時にアクセスする場合には、交互にアクセスする場合
のアドレス空間の1/mの容量しかないアドレス空間を同
一のメモリに対して割り当てなければならないので、結
果として、同時アクセスを行う場合には、アクセスアド
レスをｍ倍してメモリに与える必要が生じる。実際に
は、ｍ系列のメモリを交互にアクセスする場合、メモリ
のアドレスとデータが１対１に対応するのに対して、同
時にアクセスする場合は１対ｍに対応するので、交互ア
クセスする場合にアクセスアドレスを1/m倍、すなわち
アクセスアドレス値をｍで除した商をメモリに与え、同
時アクセスを行う場合には、アクセスアドレスをそのま
まメモリに与える。アドレス変換回路は、上述のような
働きを持ち、ｍ系列のメモリを交互に個別アクセスする
場合には、アクセスアドレス値をｍで除した商をメモリ
のアドレス信号として出力し、同時にアクセスする場合
には、アクセスアドレス値をそのままメモリのアドレス
信号として出力する。
以上の結果、ｍ系列のメモリを同時にアクセスする場合
には、アドレス変換回路によりｍ語を１アドレスとする
連続アドレスがメモリ各系列に共通に入力され、同時に
メモリ系列選択回路により全ての系列メモリが選択状態
となってｍ系列同時の読み書きを行える。また、ｍ系列
のメモリを交互にアクセスする場合には、アドレス変換
回路により、入力アドレス値をｍで除した商が各系列メ
モリに共通に与えられ、さらにメモリ系列選択回路が入
力アドレス値をｍで除した剰余に従ってｍ系列中ただ１
系列のメモリを選択することによって、１語を１アドレ
スとする読み書きを行うことができる。
には、アドレス変換回路によりｍ語を１アドレスとする
連続アドレスがメモリ各系列に共通に入力され、同時に
メモリ系列選択回路により全ての系列メモリが選択状態
となってｍ系列同時の読み書きを行える。また、ｍ系列
のメモリを交互にアクセスする場合には、アドレス変換
回路により、入力アドレス値をｍで除した商が各系列メ
モリに共通に与えられ、さらにメモリ系列選択回路が入
力アドレス値をｍで除した剰余に従ってｍ系列中ただ１
系列のメモリを選択することによって、１語を１アドレ
スとする読み書きを行うことができる。
以下、本発明の一実施例を第１図〜第７図を用いて説明
する。
する。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、11〜14は系列メモリ、20はメモリ系列
選択回路、30はアドレス変換回路、40は外部処理装置が
メモリアクセスする際に発生するアドレス信号を伝送す
るアドレスバス、41はアドレス変換回路30が系列メモリ
11〜14に共通に与えるメモリアドレスバス、50は系列メ
モリ11〜14のデータバス、61〜64は各々系列メモリ11〜
14に対応する選択信号、70は動作モード切換え信号であ
る。
第１図において、11〜14は系列メモリ、20はメモリ系列
選択回路、30はアドレス変換回路、40は外部処理装置が
メモリアクセスする際に発生するアドレス信号を伝送す
るアドレスバス、41はアドレス変換回路30が系列メモリ
11〜14に共通に与えるメモリアドレスバス、50は系列メ
モリ11〜14のデータバス、61〜64は各々系列メモリ11〜
14に対応する選択信号、70は動作モード切換え信号であ
る。
第２図は、アドレス変換回路30及びメモリ系列選択回路
20の内部構成を示すブロック図である。第２図におい
て、21〜24はORゲート、25はアドレスバス40上のアドレ
ス信号値をメモリ系列の総数ｍで除した剰余をデコード
してｍ系列のメモリそれぞれに対応する選択信号を作る
デコーダ、26はアドレスバス40上のアドレス値をメモリ
系列の総数ｍで除した剰余を計算し、デコーダ25に入力
する除算回路、31はアドレスバス40上のアドレス信号値
をそのままメモリアドレスバス41に伝送するか、あるい
はメモリ系列の総数ｍで除した商をメモリアドレスバス
41に伝送するかを切換えるセレクタ、32はアドレスバス
40上のアドレス信号値をメモリ系列の総数ｍで除した商
をセレクタ31に伝送する除算回路である。
20の内部構成を示すブロック図である。第２図におい
て、21〜24はORゲート、25はアドレスバス40上のアドレ
ス信号値をメモリ系列の総数ｍで除した剰余をデコード
してｍ系列のメモリそれぞれに対応する選択信号を作る
デコーダ、26はアドレスバス40上のアドレス値をメモリ
系列の総数ｍで除した剰余を計算し、デコーダ25に入力
する除算回路、31はアドレスバス40上のアドレス信号値
をそのままメモリアドレスバス41に伝送するか、あるい
はメモリ系列の総数ｍで除した商をメモリアドレスバス
41に伝送するかを切換えるセレクタ、32はアドレスバス
40上のアドレス信号値をメモリ系列の総数ｍで除した商
をセレクタ31に伝送する除算回路である。
以下、第１図，第２図に従って本発明を説明する。
モード切換信号70が論理値１を示すときセレクタ31はア
ドレスバス40を選択し、従って系列メモリ11〜14にはメ
モリアドレスバス41を介してアドレスバス40上のアドレ
ス値がそのまま伝送される。同時にORゲート21〜24はモ
ード切換え信号70により全て論理値１を出力し、従って
選択信号61〜64は系列メモリ11〜14を全て選択状態にす
る。この結果、系列メモリ11〜14は全て同時にアクセス
されることになり、このときアドレスバス40上のアドレ
ス値がそのままメモリアドレスバス41に現れるので、１
つのアドレスに対して系列メモリ11〜14の全てのデータ
が対応する。1:mのアクセスが行われる。従って、アド
レスバス40上のアドレスを１増加（あるいは減少）する
ことによって、メモリ上の隣りあうアドレスに存在する
データをアクセスすることができる。
ドレスバス40を選択し、従って系列メモリ11〜14にはメ
モリアドレスバス41を介してアドレスバス40上のアドレ
ス値がそのまま伝送される。同時にORゲート21〜24はモ
ード切換え信号70により全て論理値１を出力し、従って
選択信号61〜64は系列メモリ11〜14を全て選択状態にす
る。この結果、系列メモリ11〜14は全て同時にアクセス
されることになり、このときアドレスバス40上のアドレ
ス値がそのままメモリアドレスバス41に現れるので、１
つのアドレスに対して系列メモリ11〜14の全てのデータ
が対応する。1:mのアクセスが行われる。従って、アド
レスバス40上のアドレスを１増加（あるいは減少）する
ことによって、メモリ上の隣りあうアドレスに存在する
データをアクセスすることができる。
モード切換信号70が論理値０を示すとき、セレクタ31は
除算回路32の出力を選択し、従ってメモリアドレスバス
41上には、アドレスバス40上のアドレス値をメモリ系列
の総数ｍで除した商が現われる。同時に、ORゲート21〜
24の出力には、デコーダ25の出力が現われる。デコーダ
25は、除算回路26が出力するアドレスバス40上のアドレ
ス値をメモリ系列の総数ｍで除した剰余をデコードし、
ｍ系列中ただ一系列を選択する信号を発生する。モード
切換信号70は論理値０を示しているので、デコーダ25の
出力が選択信号61〜64に現われ、メモリ系列11〜14の中
のただ一系列が選択状態となる。この結果、系列メモリ
11〜14の中のただ一系列のみをアクセスすることがで
き、１つのアドレスに対して、系列メモリ11〜14の中の
唯一のアドレスのデータが対応する1:1のアクセスを行
なうことができる。このとき、アドレスバス40上のアド
レスを１増加（あるいは減少）させると、現在アクセス
している系列メモリの隣りに位置する他の系列メモリを
アクセスすることになり、アドレス値の増減に伴ない、
１つ１つの系列メモリを交互にアクセスすることができ
る。
除算回路32の出力を選択し、従ってメモリアドレスバス
41上には、アドレスバス40上のアドレス値をメモリ系列
の総数ｍで除した商が現われる。同時に、ORゲート21〜
24の出力には、デコーダ25の出力が現われる。デコーダ
25は、除算回路26が出力するアドレスバス40上のアドレ
ス値をメモリ系列の総数ｍで除した剰余をデコードし、
ｍ系列中ただ一系列を選択する信号を発生する。モード
切換信号70は論理値０を示しているので、デコーダ25の
出力が選択信号61〜64に現われ、メモリ系列11〜14の中
のただ一系列が選択状態となる。この結果、系列メモリ
11〜14の中のただ一系列のみをアクセスすることがで
き、１つのアドレスに対して、系列メモリ11〜14の中の
唯一のアドレスのデータが対応する1:1のアクセスを行
なうことができる。このとき、アドレスバス40上のアド
レスを１増加（あるいは減少）させると、現在アクセス
している系列メモリの隣りに位置する他の系列メモリを
アクセスすることになり、アドレス値の増減に伴ない、
１つ１つの系列メモリを交互にアクセスすることができ
る。
表示用メモリでは、多色・多階調表示を行なうために、
複数系列のメモリを使用するのが一般的であるが、CRT
などの表示装置に表示する画素構成と表示用のメモリを
構成するメモリ素子のビット構成は必ずしも一致しない
ため、表示に必要となる最小容量以上の容量を持つメモ
リ素子を用いることも、少なくない。このような場合、
表示用メモリの上部のみに表示図形・文字を表現するデ
ータを蓄え、他の領域は無効領域とすることが多い。
複数系列のメモリを使用するのが一般的であるが、CRT
などの表示装置に表示する画素構成と表示用のメモリを
構成するメモリ素子のビット構成は必ずしも一致しない
ため、表示に必要となる最小容量以上の容量を持つメモ
リ素子を用いることも、少なくない。このような場合、
表示用メモリの上部のみに表示図形・文字を表現するデ
ータを蓄え、他の領域は無効領域とすることが多い。
本実施例を用いれば、表示用に用いる領域に図形・文字
などのデータを蓄える場合には、表示用メモリを構成す
る系列メモリに対して同時アクセスを行なえる。さら
に、従来の無効領域、すなわち非表示領域に対しては、
系列メモリを交互にアクセスすることにより、連続した
アドレス領域としてアクセスできるため、他の用途、例
えばプリンタ用の展開バッファなどとして、容易に利用
できるという利点がある。
などのデータを蓄える場合には、表示用メモリを構成す
る系列メモリに対して同時アクセスを行なえる。さら
に、従来の無効領域、すなわち非表示領域に対しては、
系列メモリを交互にアクセスすることにより、連続した
アドレス領域としてアクセスできるため、他の用途、例
えばプリンタ用の展開バッファなどとして、容易に利用
できるという利点がある。
すなわち、系列メモリを交互にアクセスしていくため
に、各系列メモリの低位アドレスは連続アドレス空間の
低位に写像され、高位アドレスは高位に写像される結
果、表示用に系列メモリの上部、すなわち低位アドレス
側の領域を割り与えれば、表示用に使用される領域は全
て連続アドレス空間の低位に写像され、無効領域は高位
アドレス側に写像される。従って、高位アドレス側の連
続領域全てを他の用途に利用できる。
に、各系列メモリの低位アドレスは連続アドレス空間の
低位に写像され、高位アドレスは高位に写像される結
果、表示用に系列メモリの上部、すなわち低位アドレス
側の領域を割り与えれば、表示用に使用される領域は全
て連続アドレス空間の低位に写像され、無効領域は高位
アドレス側に写像される。従って、高位アドレス側の連
続領域全てを他の用途に利用できる。
特に、系列メモリの総数ｍが2nに等しい場合には、アド
レス値をｍで除した商及び剰余を単純なシフト処理で得
ることができるため、第２図における除算回路26及び32
を省略することができる。第３図は、ｍ＝2nの場合に利
用することのできるアドレス変換回路及びメモリ系列選
択回路の他の実施例を示すブロック図である。第３図に
おいて、第１図，第２図と同一の回路部分には、同一の
番号を付してある。
レス値をｍで除した商及び剰余を単純なシフト処理で得
ることができるため、第２図における除算回路26及び32
を省略することができる。第３図は、ｍ＝2nの場合に利
用することのできるアドレス変換回路及びメモリ系列選
択回路の他の実施例を示すブロック図である。第３図に
おいて、第１図，第２図と同一の回路部分には、同一の
番号を付してある。
アドレスバス40上のアドレス信号をAo〜Ak+nとすると、
アドレス信号値をｍ（＝2n）で除した商と剰余は、それ
ぞれ 商＝（An〜Ak+n） 剰余＝（Ao〜An-1） により得られる。従って、除算回路26が生成する剰余の
代りにAo〜An-1をデコーダ25に入力し、除算回路32が生
成する商の代りにAn〜Ak+nをセレクタ31に入力すればよ
いことが、容易に理解できる。
アドレス信号値をｍ（＝2n）で除した商と剰余は、それ
ぞれ 商＝（An〜Ak+n） 剰余＝（Ao〜An-1） により得られる。従って、除算回路26が生成する剰余の
代りにAo〜An-1をデコーダ25に入力し、除算回路32が生
成する商の代りにAn〜Ak+nをセレクタ31に入力すればよ
いことが、容易に理解できる。
第３図実施例によれば、第１図，第２図実施例で必要で
あった除算回路を不要にすることができ、本発明は安価
かつ少ない構成要素を用いて実現することができるとい
う利点がある。
あった除算回路を不要にすることができ、本発明は安価
かつ少ない構成要素を用いて実現することができるとい
う利点がある。
以上に示した本発明による方法を用いると、系列メモリ
のアドレッシングは、例えば４系列の場合、従来例とし
て示した第４図，第５図に対して、第６図に示すように
なる。
のアドレッシングは、例えば４系列の場合、従来例とし
て示した第４図，第５図に対して、第６図に示すように
なる。
以上述べた２種のアクセス・モードの切換えは、第１図
〜第３図に示した、動作モード切換信号70によって行な
うが、この信号の生成は次に示す２つの方法のいずれか
を用いる。
〜第３図に示した、動作モード切換信号70によって行な
うが、この信号の生成は次に示す２つの方法のいずれか
を用いる。
まず、第一の方法は、アドレス信号をデコードする方法
である。これは、第７図に示すように、系列メモリ全体
をモード別に、別のアドレスに割り付けることにより、
アドレスの上位ビットをデコードしてどのモードでアク
セスするか判断する。この第７図では、アドレスＡ万番
地（A0000〜AFFFF）をアクセスすると、系列メモリを同
時にアクセスする従来モード、アドレスＢ万番地（B000
0〜BFFFF）をアクセスすると、系列メモリを交互にアク
セスする本発明モード、という具合に割り付けた例を示
した。
である。これは、第７図に示すように、系列メモリ全体
をモード別に、別のアドレスに割り付けることにより、
アドレスの上位ビットをデコードしてどのモードでアク
セスするか判断する。この第７図では、アドレスＡ万番
地（A0000〜AFFFF）をアクセスすると、系列メモリを同
時にアクセスする従来モード、アドレスＢ万番地（B000
0〜BFFFF）をアクセスすると、系列メモリを交互にアク
セスする本発明モード、という具合に割り付けた例を示
した。
また、第二の方法として、モードレジスタを用いる方法
がある。これは、CPUから書き込むことのできるモード
レジスタを設け、その出力を動作切換え信号70として利
用する。
がある。これは、CPUから書き込むことのできるモード
レジスタを設け、その出力を動作切換え信号70として利
用する。
本発明によれば、CRT等の表示に用いられる複数系列の
系列メモリに対し、各系列メモリを同時にアクセスする
従来方式のモードに加え、各系列メモリを、順に交互に
アクセスするモードを設定したことにより、CRT等の表
示装置の解像度よりも大きめに設定される表示用メモリ
の未使用領域を、連続したアドレスで他の汎用メモリ、
例えばプリンタバッファとして有効利用することがで
き、かつその動作モードの切換えもアドレスの上位ビッ
トのデコード、あるいはモードレジスタの設定という簡
便な方式を用いているため、本発明を実施することによ
るコストアップもなく、従来未使用であったメモリ領域
を有効活用することで他の汎用メモリの数を減少させる
ことができ、システム全体としてのコストダウンを実現
できる効果がある。
系列メモリに対し、各系列メモリを同時にアクセスする
従来方式のモードに加え、各系列メモリを、順に交互に
アクセスするモードを設定したことにより、CRT等の表
示装置の解像度よりも大きめに設定される表示用メモリ
の未使用領域を、連続したアドレスで他の汎用メモリ、
例えばプリンタバッファとして有効利用することがで
き、かつその動作モードの切換えもアドレスの上位ビッ
トのデコード、あるいはモードレジスタの設定という簡
便な方式を用いているため、本発明を実施することによ
るコストアップもなく、従来未使用であったメモリ領域
を有効活用することで他の汎用メモリの数を減少させる
ことができ、システム全体としてのコストダウンを実現
できる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
アドレス変換回路及びメモリ系列選択回路の内部構成ブ
ロック図、第３図は系列メモリ総数ｍが2n時のアドレス
変換回路及びメモリ系列選択回路のブロック図、第４
図，第５図は従来方式による系列メモリアドレス割付け
図、第６図は本発明による系列メモリアドレス割付け
図、第７図は本発明によるシステムアドレス図である。 11〜14……系列メモリ 20……系列メモリ選択回路 21〜24……ORゲート、25……デコーダ 26……除算器（剰余）、30……アドレス変換回路 31……セレクタ、32……除算器（商） 40……アドレス・バス 41……メモリアドレス・バス 50……データバス 61〜64……系列メモリ選択信号 70……動作モード切換信号
アドレス変換回路及びメモリ系列選択回路の内部構成ブ
ロック図、第３図は系列メモリ総数ｍが2n時のアドレス
変換回路及びメモリ系列選択回路のブロック図、第４
図，第５図は従来方式による系列メモリアドレス割付け
図、第６図は本発明による系列メモリアドレス割付け
図、第７図は本発明によるシステムアドレス図である。 11〜14……系列メモリ 20……系列メモリ選択回路 21〜24……ORゲート、25……デコーダ 26……除算器（剰余）、30……アドレス変換回路 31……セレクタ、32……除算器（商） 40……アドレス・バス 41……メモリアドレス・バス 50……データバス 61〜64……系列メモリ選択信号 70……動作モード切換信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小倉 敏彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (56)参考文献 特開 昭53−29033（ＪＰ，Ａ) 特開 昭57−127980（ＪＰ，Ａ) 特開 昭57−179888（ＪＰ，Ａ) 特開 昭58−62686（ＪＰ，Ａ) 特開 昭59−192285（ＪＰ，Ａ) 特開 昭60−67989（ＪＰ，Ａ) 特開 昭60−200287（ＪＰ，Ａ) 特開 昭61−130985（ＪＰ，Ａ)
Claims (3)
- 【請求項１】表示用領域および非表示領域を有する１画
素複数ビットの表示用メモリを構成する複数系列のメモ
リのアクセスを行う表示用メモリ制御装置において、 外部処理装置と各系列メモリとの入出力を行うデータバ
スと、 外部処理装置よりメモリのアドレスを与えるアドレスバ
スと、 前記表示用領域のアクセスを行う第一の動作状態におい
ては前記アドレスバスにより伝達されるアドレス信号を
系列メモリの各々に伝達し、前記非表示領域のアクセス
を行う第二の動作状態においては前記アドレスバスより
伝達されるアドレス信号を系列メモリの総数で除した商
を系列メモリの各々に伝達するアドレス変換回路と、 前記第一の動作状態において系列メモリの全てを選択状
態としてデータの同時書き込みを可能とし、前記第二の
動作状態においては前記アドレスバスより伝達されるア
ドレス信号を系列メモリの総数で除した剰余に従って複
数の系列メモリの中の唯一の系列メモリを選択状態と
し、他は非選択状態とするメモリ系列選択回路と、 前記複数系列のメモリの表示用領域のアクセスを行うか
非表示領域のアクセスを行うかにより前記第一および第
二の動作状態を切り換える切り換え手段と を備えたことを特徴とするメモリ制御装置。 - 【請求項２】特許請求の範囲第１項のメモリ制御装置に
おいて、前記切り換え手段は、前記外部処理装置の第一
のアドレス領域を前記第一の動作状態における各系列メ
モリのアクセス用に割り当てると共に前記外部処理装置
の第二のアドレス領域を前記第二の動作状態における各
系列メモリのアクセス用に割り当て、前記第一および第
二のアドレス領域をデコードすることにより前記第一お
よび第二の動作状態を切り換えることを特徴とするメモ
リ制御装置。 - 【請求項３】特許請求の範囲第１項のメモリ制御装置に
おいて、前記切り換え手段は、前記第一および第二の動
作状態のいずれかを表すデータを保持するモードレジス
タを有し、該モードレジスタに対する前記外部処理装置
からのデータの設定により前記動作状態を切り換えるこ
とを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272960A JPH0750391B2 (ja) | 1987-10-30 | 1987-10-30 | 表示用メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272960A JPH0750391B2 (ja) | 1987-10-30 | 1987-10-30 | 表示用メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01116590A JPH01116590A (ja) | 1989-05-09 |
| JPH0750391B2 true JPH0750391B2 (ja) | 1995-05-31 |
Family
ID=17521186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62272960A Expired - Lifetime JPH0750391B2 (ja) | 1987-10-30 | 1987-10-30 | 表示用メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750391B2 (ja) |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592905B2 (ja) * | 1976-08-31 | 1984-01-21 | 日本ビクター株式会社 | デイスプレイ装置 |
| JPS6041378B2 (ja) * | 1981-01-28 | 1985-09-17 | 富士通株式会社 | 画像記憶装置 |
| JPS57179888A (en) * | 1981-04-30 | 1982-11-05 | Tokyo Shibaura Electric Co | Display unit |
| JPS5862686A (ja) * | 1981-10-09 | 1983-04-14 | 株式会社日立メデイコ | 画像メモリ装置 |
| JPS59192285A (ja) * | 1983-04-15 | 1984-10-31 | 株式会社日立製作所 | 画像メモリ回路 |
| JPS6067989A (ja) * | 1983-09-26 | 1985-04-18 | 株式会社日立製作所 | 画像表示装置 |
| JPS60200287A (ja) * | 1984-03-24 | 1985-10-09 | 株式会社東芝 | 記憶装置 |
| JPS61130985A (ja) * | 1984-11-21 | 1986-06-18 | テクトロニツクス・インコーポレイテツド | 多ビツト・ピクセル・データ蓄積装置 |
-
1987
- 1987-10-30 JP JP62272960A patent/JPH0750391B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01116590A (ja) | 1989-05-09 |
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