JPH01116590A - 表示用メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （２！菓上の利用分野〕 本発明は、バーンナル・コンビ二一夕等のＣＲＴ等の表
示装置に係り、特に表示用メモリの未便用憤域を簡便に
他の混相メモリ、例えばプリンタバッファとして有効利
用するのに好適な表示用メモリ制御装ｗＬＫ関する。

〔従来の技術〕

従来の装置は、（休）日立製作所発行の日立パーソナル
コンピュータＢ１６シリーズ、Ｂ　１６Ｍ　Ｘ　−■ハ
ードウェア技術資料のＰ４Ｂの表示部の項に記載のよう
に、図形を表示できるビットマツプ方式のグラフィック
表示においては１表示用メモリを構成するいくつかのプ
レーン（例えば、１６色表示なら４プレーン）を同一ア
ドレスに重ねて割り付け、４プレ一ン同時にアクセスす
る方式をとっていた。これは、第４図に示すような構成
をとるもので（第４図では、４プレーン構成の例を示す
）１つのアドレスに対して、各プレーンごとに均等にｒ
Ｌ（例えば１．２．４など）ビットが割り付けられてい
る。従って、１つのアドレスを与えるだけで、４ｎビツ
トのデータがり−ド／ライトできる。

また、もう一つの例として、従来のパーソナルコンビエ
ータＣＮＥＣ旧ＰＣ９Ｂシリーズなど）ｒＬ用いられて
いたものを第５図に示す。これは、各プレーンを順に並
べてアドレシングしたもので、アドレスな０からノ畝に
増していくと、プレーン０の表示部、プレーン０の空領
域、プレーン１の表示部、プレーン１の空領域・・・と
いう順にデータをリード／ライトすることができる。

これに対し、特開昭６１−８７１９５ｇに見られる発明
では、比較的大容菫の第一のメモリ系列と比較的小各賞
の第二のメモリ系列を待ち、前記第二のメモリ系列は、
前記第−のメモリ系列の一部の領域と並列に表示読み出
しを行ない、前記並列に２系列が存在する領域でのＣｐ
Ｕアドレスは、一方の系列は偶数、他方は奇数番地とし
、論−系列の他の領域では通常の連続なアドレスとして
、複数のプレーンをプレーン０．プレーン１１プレーン
２、プレーン３のごと＜　１１１１序づけて、１回のり
一ド／ライトでは谷プレーンの１ワ一ド分のデータをリ
ード／ライトし、表示制御回路が表示メモリな耽み出す
時に限り複数のプレーンを同時に読み散るようになって
いた。

〔発明が解決しようとする問題点〕

上記従来技術は、表示用メモリチップＣフレーム・メモ
リ）を表示専用としてのみ使用することを前提としてア
ドレスマツピングを行っているため、画面表示画素数に
対して余剰分として存在するメモリ容重を他のメモリ、
例えばプリンタバッファ用とし℃利用するという点につ
いて配属がされておらず、表示用メモリの余剰分を利用
しようとしても、リニアアドレスとならないため、簡便
かつ効率的に利用できないという問題があった。

これに対し、特開昭６１−８７１９３号のごとく複数プ
レーンの同時アクセスと交互アクセスを切換えるａ′＃
ＩＩを設け、２つのアクセスモードな中央演算処理装置
より切換えて行えば、複数プレーンを同時にアクセスす
ることにより、表示図形の描画処理に必景となるメモリ
アクセス回数を削減し、交互にアクセスすることにより
、表示用メモリの余剰填域を連続アドレス空間として利
用することも可能となる。

しかしなから、この方法では４Ｊｉ、Ｉｌプレーンを同
時にアクセスする場合と交互にアクセスをする場合とで
アクセスされるデータの語長が異なるため、交互アクセ
スでメモリを連続アドレス′とするためには、複数プレ
ーンアクセスではアドレスが不連続となりてしま５問題
がある。

たとえは、系列メモリが４系列、中央ｙＬ算処理装置の
語長が８ビツトの場合、４系列のメモリを交互にアクセ
スし、かつそのアドレスを連続アドレスとするためには
、８ビツトにつきアドレスが１ずつ増卯するようなアド
レス割り付けとしなければならないが、４系列のメモリ
を同時にアクセスすると、５２ビツトのデータが参照さ
れるため、この５２ビツトの懐（あるいは前）に硯（デ
ータを参照するためにはアドレス甑を４増加（あるいは
減少）させなけれはならず、不都合であった。

本発明の目的は、画面表示画素に対して大きめに設定さ
れる表示用メモリのうち、表示用に利用される容量を差
し引いた余剰分、すなわち利用されずに未使用となって
いるメモリを簡便かつ効率的に他のメモリ、例えはプリ
ンタバッファに利用できるよ５にアドレスマツピングを
工夫し、余剰分として存在する全メモリを一連のリニア
アドレスでアクセス可能にし、メモリの有効利用とメモ
リチップの低減を行うことにある。

〔問題点を解決するための手段〕

上記目的は、系列メモリな交互にアクセスし、従って１
回のメモリアクセスでは、ただ一系列のメモリのみをア
クセスする場合には各系列メモリの１語のデータに対し
て１アドレスを与える連続アドレスを割り付け、系列メ
モリを同時にアクセスする場合には各系列メモリに与え
るアドレス値としてアクセスするアドレス値を系列メモ
リの総数で除した問を与えることにより達成される。

具体的には、複数の系列メモリの又互アクセスとする碌
には、ただ一系列のメモリを選択するために、アクセス
アドレス値を系列メモリの＃ｆｇ数ｍで除した剰余を求
め、この剰余をデコードして系列メモリのうち、ただ一
系列のみを選択状態とし、系列メモリに対しては、アク
セスアドレスを系列メモリのｍ叔簿で除した商をアドレ
ス信号として入力する。

複数の系列メモリを同時にアクセスする場合には、前述
のデコーダの出力に、浚先して、全ての系列メモリを選
択状態にし、各系列メモリには、アクセスアドレス値を
そのままアドレス信号として入力すれはよい。

〔作用〕

メモリ系列選択回路は、系列メモリの総数ｍに等しい数
の系列選択信号出力を持ち、第一の動作状態、すなわち
系列メモリ全体を同時にアクセスするモードでは、層重
の系列選択信号出力全てを選択状態とし、従ってｍ系列
のメモリ全てを読み書き可能の状態とし、第二の動作状
態、すなわちｍ系列のメモリの中のただ一系列のみをア
クセスするモードでは、アクセスアドレスをｍで除した
剰余をデコードすることにより、ｍ本の系列選択信号出
力のうちのただ１本のみを選択状態とし、他は非選択状
態とする。

ｍ系列のメモリな交互に個別アクセスする場合は、ｍ系
列のメモリを同時にアクセスする場合に対して、馬借の
アドレス空間が必晋となる。従って、ｍ系列のメモリを
交互にアクセスするためには、あらかじめ、メモリを同
時にアクセスする場合に対してｍ倍・のアドレス空間を
与えてお（必要がある。こ九に対して、ｍ系列のメ′モ
リを同時にアクセスする場合には、交互にアクセスする
場合のアドレス空間の１４の容重しかないアドレス空間
を同一のメモリに対して割り当てなければならないので
、結果として、同時アクセスを行う場合には、アクセス
アドレスなｍ倍してメモリに与える必要が生じる。実際
には、一系列のメモリを交互にアクセスする場合、メモ
リのアドレスとデータが１対１に対応するのに対して、
同時にアクセスする場合は１対ｍに対、応するので、交
互アクセスする場合にアクセスアドレスを／！倍、すな
わちアクセスアドレス値を風で除した商をメモリに与え
、同時アクセスを行う場合には、アクセスアドレスをそ
のままメモリに与える。アドレス変換回路は、上述のよ
うな働きを持ち、ｍ系列のメモリを交互に個別アクセス
する場合には、アクセスアドレス値をｍで除した商をメ
モリのアドレス信号として出力し、同時にアクセスする
場合には、７り−にスアドレス値をそのままメモリのア
ドレス信号として出力する。

以上の結果、ｍ系列のメモリを同時にアクセスする場合
には、アドレス変換回路によりｍ語を１アドレスとする
連続アドレスがメモリ各系列に共通に入力され、同時に
メモリ系列選択回路により全ての系列メモリが選択状態
となってｍ系列同時の絖み舊きを行える。また、ｍ系列
のメモリを交互にアクセスする場合には、アドレス変換
回路により、入力アドレス値をｍで除した商が各系列メ
モリに共通に与えられ、さらにメモリ系列選択回路が入
力アドレス値をｍで除した剰余に従ってｍ系列中ただ１
系列のメ七りを選択することによって、１１ｔｉを１ア
ドレスとする絖み畳きを行うことができる。

〔実施例〕

以下、本発明の一実施力を論１図〜第７図を用いて説明
する。

第１図は、本発明の−ＮＡＮを示すプロツク凶である。

ｗ＋１ｖ＆ｃおいて、１１〜１４は系列メモリ、２０は
メモリ系列選択回路、　５０はアドレス変換回路、４０
は外部処理！！置がメモリアクセスする隊に発生するア
ドレス物号を伝送するアドレスバス、４１はアドレス変
換回路３ｏが系列メモリ１１〜１４に共通に与えるメモ
リアドレスバス、　５０は系列メモリ１１〜１４のデー
タバス、６１〜６４は各々系列メモリ１１〜１４に対応
する選択信号、７０は動作モード切換え信号である。

第２図は、アドレス変換回路３０及びメモリ系列選択回
路２０の内ｓ構成を示すブロック図である。

第２図において、２１〜２４はＯＲゲート、２５はアド
レスバス４０上のアドレス信号値をメモリ系列の総数ｍ
で除した剰余をデコードし″ｃｍ系列のメモリそれぞれ
に対応する選択信号を作るデコーダ、２６はアドレスバ
ス４０上のアドレス値をメモリ系列の総数ｍで除した剰
余を計算し、デコーダ２５に入力する除算回路、３１は
アドレスバス４０上のアドレス信号値をそのままメモリ
アドレスバス４１に伝送するか、あるいはメモリ系列の
総ｇｍで除した商をメ七リアドレスバス４１＆ｃ伝送す
るかを切換えるセレクタ、３２はアドレスバス４０上の
アドレス信号値をメモリ系列の総数鵬で除した商をセレ
クタ３１に伝送する除算回路である。

以下、Ｗ１１図、第２図に従って本発明を説明する。

モード切換信号７０が論理値１を示すときセレクタ５１
ハアドレスバス４０を選択し、従りて系列メモリ１１〜
１４にはメモリアドレス／＜ス４１を介してアドレスバ
ス４０上のアドレス値がそのまま伝送される。同時にＯ
Ｒゲート２１〜２４はモード切換え信号７０により全て
Ｗｔｔ埋値１を出力し、従って選択信号６１〜６４は系
列メモリ１１〜１４を全て選択状態にする。この結果、
系列メモリ１１〜１４は全て同時にアクセスされること
になり、このときアドレスバス４０上のアドレス値がそ
のままメモリアドレスバス４１に現れるので、１つのア
ドレスに対して系列メモリ１１〜１４の全てのデータが
対応する。

１：１１Ｌのアクセスが行われる。従って、アドレスバ
ス４０上のアドレスを１増加（あるいは減少）すること
によりて、メモリ上の隣りあうアドレスに存在するデー
タをアクセスすることができる。

モード切換信号７０が論理値０を示すとき、セレクタ５
１は除算回路３２の出力を選択し、従ってメモリア□ド
レスバス４１上には、アドレスノ（ス４０上のアドレス
値なメモリ系列の総数ｍで除した商が現われる。同時に
、ＯＲゲート２１〜２４の出力には、デコーダ２５の出
力が現われる。デコーダ２５は、除算回Ｅ　２６が出力
するアドレスバス４０上のアドレス値をメモリ系列の総
数ｍで除した剰余をデコードし、扉系列中ただ一系列を
選択する信号を発生する。モード切換信号７０はｍ埋値
０を示しているので、デコーダ２５の出力が選択信号６
１〜６４に現われ、メモリ系列１１〜１４の中のただ一
系列が選択状態となる。この結果、系列メモリ１１〜１
４の中のただ一系列のみをアクセスすることができ、１
つのアドレスに対して、系列メモリ１１〜１４の中の唯
一のアドレスのデータが対応する１：１のアクセスを行
なうことができる。このとき。

アドレスバス４０上のアドレスを１増力口（あるいは減
少）させると、現在アクセスしている系列メモリの隣り
に位Ｒする他の系列メモリをアクセスすることになり、
アドレス値の増減に伴ない、１つ１つの系列メモリを交
互にアクセスすることができる。

表示用メモリでは、多色・多階調表示を行なうために、
複数系列のメモリを使用するのが一般的であるが、ＣＲ
Ｔなどの表示装置に表示する画素構成と表示用のメモリ
を構成するメモリ素子のビット構成は必ずしも一紋しな
いため、表示に必要となる最小ｄ量以上の容量を持つメ
モリ素子を用いることも、少な（ない。このような場合
、表示用メモリの上部のみに表示図形・文字を表現する
データを蓄え、他の領域は無効領域とすることか多いＯ 本実施例を用いれは、表示用に用いる領域に図形・文字
などのデータを蓄える場合には、表示用メモリを構成す
る系列メモリに対して同時アクセスを行なえる。さらに
、従来の無効領域、すなわち非表示領域に対しては、系
列メモリな交互にアクセスすることにより、連続したア
ドレス領域としてアクセスできるため、他の用途１例え
はプリンタ用の展開バララフなどとして、容易ＶＣ，利
用できるという利点がある。

すなわち、系列メモリを交互にアクセスしていくために
、各系列メモリの低位アドレスは連続アドレス空間の低
位に写像され、高位アドレスは高位に写像される結果、
表示用に系列メモリの上部、すなわち低位アドレス側の
領域な割り与えれば、表示用に使用される領域は全て連
続アドレス空間の低位に写像され、無効領域は高位アド
レス１ＩＩｌｌＶｃ写像される。従って、高位アドレス
慟の連続領域全てを他の用途に利用できる。

特に、系列メモリの総数ｍが２１Ｌに等しい場合には、
アドレス値をｍで除した曲及び剰余を単純なシフト処理
で得ることができるため、第２図における除算回路２６
及び３２を省略することができる。

帛５図は１．、　＋＝＝　２　ｙＬの場合に利用するこ
とのできるアドレス変換回路及びメモリ系列選択回路の
他の実施例を示すブロック図である。ａ１４３図におい
て、第１図、第２図と同一の回路７部分には、同一の査
号を付しである。

アドレスバス４０上のアドレス信号なＡＯ・〜Ａｊ　＋
　３とすると、アドレス信号値を７３（＝２ｎ）で除し
た商と剰余は、それぞれ 商＝　（Ａｎ　Ａ／Ａｋ＋が） 剰余＝　（Ａ６−Ａ３−１　） により得られる。従りて、除算回路２６が生成する剰余
の代りにＡ６−Ａルー１をデコーダ２５に入力し、除算
回路５２が生成する簡の代りにＡ、〜Ａｋ＋　ｎ　をセ
レクタ３１に入力すればよいことが、容易に理解できる
。

第３図実施例によれば、第１図、集２図実施例で必要で
ありた除算回路を不要にすることができ、本発明は安価
かつ少ない構成要素を用いて実現することができるとい
う利点がある。

以上に示した本発明による方法を用いると、系列メモリ
のアドレッシングは、例えは４系列の場合、従来例とし
て示した第４図、第５図に対して、謁６図に示すように
なる。

以上述べた２種のアクセス・モードの切換えは、第１図
〜第３図に示した、動作モード切換便号７０によりて行
なうが、この信号の生成は次に示す２つの方法のいずれ
かを用いる。

まず、第一の方法は、アドレス信号をデコードする方法
である。これは、第７図に示すように、系列メモリ全体
をモード別に、別のアドレスに割り何げることにより、
アドレスの上位ビットをデコードしてどのモードでアク
セスする力）判断する。

この第７図では、アドレスＡ７５査地（ＪＯＯＯＯ〜、
１ＦＦＦＦ　）をアクセスすると、系列メモリを同時に
アクセスする従来モード、アドレスＢ万査地ｃ　Ｂｏｏ
ｏｏ〜ＢＦＦＦＦ　）をアクセスすると、系列メモリな
交互にアクセスする本発明モード、と（１う具合に割り
付けた例を示した。

また、第二の方法として、モードレジスタを用いる方法
がある。これは、ＣＰＵから畳き込むことのできるモー
ドレジスタを設け、その出力を動作切換え信号７０とし
て利用する。

〔発明の効果〕

本発明によれは、ＣＲＴ等の表示に用（Ｓられる複数系
列の系列メモリに対し、各系列メモＩ）を同時にアクセ
スする従来方式のモードにｎ０え、各系列メモリを、順
に交互にアクセスするモードを設定したことにより、Ｃ
ＲＴ等の表示装置の解像度よりも大きめに設定されろ表
示用メモリの水使用領域を、連続したアドレスで他の汎
用メモリ、例えはプリンタバッファとして有効利用する
ことができ、かつその動作モードの切換えもアドレスの
１　上位ビットのデコード、あるいはモードレジスタの
設定という簡便な方式を用いているため、本発明を実施
することによるコストアップもなく、従来未使用であっ
たメモリ領域を有効活用することで他の汎用メモリの数
を減少させることができ。

システム全体としてのコストダウンを実損できる効果か
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、−２図は
アドレス変換回路及びメモリ系列選択回路の内Ｓ構成７
’　ａツク図、第６図は系列メモリ総数ｍが２１Ｌ時の
アドレス変換回路及びメモリ系列選択回路の１０ツク図
、第４図、第５図は従来方式による系列メモリアドレス
割付は図、第６図は本発明による系列メモリアドレス割
竹げ図、７ｉｉ＆７図は本発明によるシステムアドレス
図である。 １１〜１４・・・系列メモリ ２０・・・系列メモリ選択回路 ２１〜２４・・・ＯＲゲート２５・・・デコーダ２６・
・・除算器（剰余）３０・・・アドレス変換回路３１・
・・セレクタ　　　　　５２・・・除算器（商）４０・
・・アドレスケバス ４１・・・メモリアドレス・バス ５０・・・データバス ６１〜６４・・・系列メモリ選択信号 ７０・・・動作モード切換信号 第１図 第２図 第３図 第４図 第５図 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 １、複数系列のメモリを読み書きする際に各系列メモリ
   の同時参照、個別参照を切り換えて行う表示用メモリ制
   御装置であって、外部処理装置と各系列メモリとの入出
   力を行うデータバスと、外部処理装置よりメモリの入出
   力アドレスを与えるアドレスバスと、第一の動作状態に
   おいては前記アドレスバスにより伝達されるアドレス信
   号を系列メモリの各々に伝達し、第二の動作状態におい
   ては前記アドレスバスより伝達されるアドレス信号を系
   列メモリの総数で除した商を系列メモリの各々に伝達す
   るアドレス変換回路と、第一の動作状態において系列メ
   モリの全てを選択状態としてデータの同時書き込みを可
   能とし、第二の動作状態においては前記アドレスバスよ
   り伝達されるアドレス信号を系列メモリの総数で除した
   剰余に従って複数の系列メモリの中の唯一の系列メモリ
   を選択状態とし、他は非選択状態とするメモリ系列選択
   回路とを備えたことを特徴とするメモリ制御装置。 ２、特許請求の範囲第１項のメモリ制御装置において、
   前記アドレスバスより与えられるアドレス信号がある値
   の範囲内にある時に前記アドレス変換回路と前記メモリ
   系列選択回路を共に第一の動作状態とならしめ、アドレ
   ス信号が他の範囲内にある時には第二の動作状態となら
   しめることを特徴とする表示用メモリ制御装置。