JPH04263342A - メモリアクセス装置 - Google Patents

メモリアクセス装置

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JPH04263342A
JPH04263342A JP3290763A JP29076391A JPH04263342A JP H04263342 A JPH04263342 A JP H04263342A JP 3290763 A JP3290763 A JP 3290763A JP 29076391 A JP29076391 A JP 29076391A JP H04263342 A JPH04263342 A JP H04263342A
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リーフ・ジョージェン・ソーレンセン
Steven Paul Tucker
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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory

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  • Engineering & Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
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  • Image Input (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にはマイクロプ
ロセッサ分野及びそれらのＲＡＭの使用、並びに特にグ
ラフィクスプロセッサによりグラフィクスプリミティブ
情報及びプログラム実行情報をＲＡＭ内から読みだした
り、ＲＡＭ内へ書き込むことに関連する。
【０００２】
【従来技術及びその問題点】研究者が表示画面上で種々
のタイプのデータを研究や観察することができるコンピ
ュータグラフィクス製品が現在利用可能である。このよ
うなグラフィクスシステムは、通常、種々のラッチ、バ
ッファ及びトランシーバ同様いくつかの種類のメモリと
の組み合せや、種々のラッチ、バッファ及びトランシー
バと連携したグラフィクスプロセッサ（ＧＰＵ）を組み
込んでいる。グラフィクスシステムは、一般には、ホス
トプロセッサと関連して使用される。ホストプロセッサ
は「生データ」を発生し、グラフィクスプロセッサがこ
のデータを表示のために望ましいビデオフォーマットに
変換する。
【０００３】そのようなシステムの１つが、アメリカ合
衆国テキサス州ＤａｌｌａｓのＴｅｘａｓ　Ｉｎｓｔｒ
ｕｍｅｎｔｓ　Ｃｏｒｐｏｒａｔｉｏｎにより製造及び
販売されているＴＭＳ３４０２０グラフィクスプロセッ
サに関して開発された。そのグラフィクスディスプレイ
システムにおいて、ＧＰＵはラッチ動作をするトランシ
ーバ及びバッファを通じて、別々に設けられたビデオメ
モリ、ダイナミックプログラムメモリ及びスタティック
インタフェースメモリへ接続される。 ビデオメモリはＧＰＵより生成されるディスプレイ情報
を並列に受信するために配置された一連のＲＡＭを含む
。ビデオメモリ内に記憶されたデータは、直列レジスタ
により直列形式とされ、いわゆるパレットデバイスによ
って操作されてから、ビデオ装置へ送り出すための最終
準備に付される。プログラムメモリは、一連のランダム
アクセスメモリ（ＤＲＡＭ）チップを含むものとして記
述される。プログラムメモリは線形アドレシング用に設
計され、他方、ビデオメモリはｘ−ｙアドレシング可能
に設計される。プログラムメモリはプログラム実行情報
用に設けられる。
【０００４】そのようなグラフィクスディスプレイシス
テムでの問題は、複数のメモリが異なるアドレスフォー
マットを持つ情報のために複数のメモリが提供されるの
みならず、通常、ＶＲＡＭメモリの多くの部分が浪費さ
れるということである。本明細書で使用する際には、「
ディスプレイメモリ」という言葉はメモリの内のディス
プレイタイプの情報を記憶するために使用されるメモリ
のことを言い、「画面外メモリ」とはビデオメモリ中の
メモリの内のディスプレイ情報を含まない部分のことを
言うために使用される。ピクセル当り８ビットを使用す
る１２８０×１０２４の分解能のディスプレイについて
先ず考えてみよう。このようなディスプレイは、ｘ−ｙ
アドレス可能ブロック内にディスプレイ情報を記憶する
ためにほとんどの場合２ＭバイトのＶＲＡＭを使用する
。このようなビデオメモリでは約０．７５Ｍバイトのむ
だな画面外メモリができてしまう。以前には、このよう
な画面外メモリはフォント記憶、長方形ｂｌｉｔｓ等の
ｘ−ｙアドレスを使用する途用に用いられた。その結果
、複数のメモリを上述のようにしてできたむだな画面外
と一緒に使用することは非効率的でありかつコストが高
く付く。さらに、プログラムメモリにＤＲＡＭを使用す
ることは、例えばマルチプレクスアドレスの使用のよう
に、それ自身の困難さを免れない。例えば、Ｐ．　Ｈｏ
ｒｏｗｉｔｚ，　ｅｔ　ａｌ．、Ｔｈｅ　Ａｒｔ　ｏｆ
　Ｅｌｅｃｔｒｏｎｉｃｓ（電子技術）（第２版）、Ｎ
ｅｗ　Ｙｏｒｋ、Ｐｒｅｓｓ　Ｓｙｎｄｉｃａｔｅ　ｏ
ｆ　ｔｈｅ　Ｕｎｉｖｅｒｓｉｔｙ　ｏｆ　Ｃａｍｂｒ
ｉｄｇｅ、１９８９年、ｐ．８１３−８１６を参照のこ
と。
【０００５】未使用メモリが最後のピクセルの次のアド
レスから始まる連続領域となる，途中ライン再ロード（
ｍｉｄｌｉｎｅ　ｒｅｌｏａｄ）機能を持つことにより
、ＴＭＳ３４０２０はいわゆる充填ピクセルアレイ方式
（ｐａｃｋｅｄ　ｐｉｘｅｌ　ａｒｒａｙ　ｓｃｈｅｍ
ｅ）をサポートする。このような方式を使用することに
より、その残りのメモリを他の目的のために使用可能で
ある。残念ながら、このような使い方をすると、いくつ
かの問題が発生する可能性がある。スクリーンピッチが
２の累乗でない場合には、グラフィクス性能に関して大
きな犠牲を払う必要がある。例えば、スクリーンピッチ
が１２８０の場合、パックピクセルアレイ方式を採用す
るとスピード性能が３３％低下する。スクリーンピッチ
を各々２の累乗である２つの数の合計の形（例えば、１
２８０＝１０２４＋２５６）で表現できない場合は、ス
ピード性能はもっと劣化する。さらに、パックピクセル
アレイ方式は、ビデオメモリの未使用部分をシステムメ
モリとアドレスが連続になるようにするためのメカニズ
ムを提供しない。
【０００６】
【発明の目的】本発明の目的は、グラフィクスシステム
等において、広範なアドレスフォーマットに対してメモ
リ使用率を最大にすることができるようにすることにあ
る。
【０００７】
【発明の概要】第１及び第２のアドレスフォーマットで
情報を読み書きするプロセッサによる読み／書き操作に
おいて使用される方法及び装置によって本発明の利点が
実現される。この方法及び装置は、第１のアドレスフォ
ーマットで記憶される情報を含んでいないメモリ片（ｍ
ｅｍｏｒｙ　ｆｒａｇｍｅｎｔ）をある前以て決められ
たやり方に従って再写像する（ｒｅｍａｐ）ためのメモ
リ及びメモリマッパを含んでいる。従って、メモリ片は
プロセッサが第２のアドレスフォーマットで情報を読み
書きするためにアクセス可能である。このような再写像
操作を行うことにより、これらのメモリ片は論理的には
連続しているように見える。好ましい実施例においては
、第１のアドレスフォーマットはｘ−ｙアドレスフォー
マットであり、第２のアドレスフォーマットは線形アド
レシングを行うフォーマットである。別の実施例では、
第２のアドレスフォーマットで情報を読み書きするため
に第２のメモリを使用することが開示される。後者の実
施例においては、メモリマッパはメモリ片が上記の第２
のメモリと論理的に連続して見えるようにメモリ片を再
写像する。本発明は、特にグラフィクスプロセッサシス
テムと共に使用することができる。このようなシステム
では、メモリマッパはプログラマブルアレイ論理デバイ
ス（ＰＡＬ）であり、メモリはＶＲＡＭメモリである。 ある状況では、第１の情報信号が物理的に連続したロケ
ーション内に記憶されるように、メモリの内の情報が第
１のアドレスフォーマットで記憶される部分を再写像す
ることが望ましい。
【０００８】
【発明の実施例】その全体を４０で指示する新規なグラ
フィクスシステムを図１に示す。グラフィクスシステム
４０は、グラフィクスプロセッサ（ＧＰＵ）４２、ＰＡ
Ｌ４４及びメモリ４６を含むものとして図示されている
。好ましい実施例においては、ＧＰＵ４２はＴＭＳ３４
０２０グラフィクスプロセッサであり、ＰＡＬ４４はＰ
ＡＬ２０Ｌ８タイプ等のタイプのＰＡＬを１つまたは複
数個含む。また好ましい実施例においては、メモリ４６
は２ｋ×１ｋ×８のアレイに配置された１６個の１Ｍバ
イトＶＲＡＭを含む。
【０００９】ＧＰＵ４２は種々のアドレスフォーマット
（例えば、ｘ−ｙアドレス可能フォーマット及びリニア
アドレス可能なフォーマット）で情報の読み書きを行な
うことに注意されたい。ＧＰＵ４２が情報を読み書きす
るためにリニアアドレシング可能なフォーマットでメモ
リ片をアクセスできるようにするために、メモリ４６の
内の情報がｘ−ｙアドレスフォーマットで記憶される情
報を含まないメモリ片を前以て定められたやり方に従っ
て再写像することがＰＡＬ４４の目的である。ＧＰＵ４
２から出力される信号のアドレス部分の変換または再編
成によりこのような再写像が実現される。図２ないし図
１７を参照しながらもっと詳細に説明する結果を実現す
るために任意の既知の方法でプログラムされるＰＡＬ４
４を使用することにより、このような変換が実現される
。以下に述べる結果を実現することができるようにＰＡ
Ｌ４４をプログラムすることにより、ＰＡＬ４４はｘ−
ｙアドレス可能フォーマットで記憶される情報を含まな
いメモリ片を再写像して、これらのメモリ片が論理的に
は連続に見えるようにする。換言すれば、再写像の結果
、メモリ４６の一部分が線形にアドレス可能となる。
【００１０】ある状況下では、第２のメモリ４８を設け
ることが望ましい場合がある。このような第２のメモリ
はＤＲＡＭデバイスを含んでいてよい。そのような状況
においては、メモリ４６内のメモリ片がメモリ４８と論
理的に連続的に見えるように再写像されるように本発明
は動作する。
【００１１】図２には、メモリ４６中の表示情報（つま
り表示ＶＲＡＭ）の物理アドレスマッピングのための変
換チャートが示されている。このチャートを検討すれば
、本発明の目標は、使用可能なメモリ片を集め、ＧＰＵ
４２からは１つの大きな連続線形メモリスーペスと見え
るように、それらメモリ片を実効的に既存の線形メモリ
上にパックすることであることがわかるだろう。メモリ
４６中のＶＲＡＭの内の表示エリアへ直接マッピングさ
れる部分は、以下では表示ＶＲＡＭメモリと呼ぶ。ほぼ
すべての場合においては、このメモリマッピングは従来
方式で行われる。その主にはＴＭＳ３４０２０がメモリ
参照を行う場合のように、ｘ−ｙアドレスで行われる。 図２に示すように、アドレスビット位置０から１８はＴ
ＭＳ３４０２０のアドレスラインＬＡＤ２３ないしＬＡ
Ｄ５に等価である。「ＬＡＤ」がローカルアドレスデー
タ（Ｌｏｃａｌ　Ａｄｄｒｅｓｓ　Ｄａｔａ）を意味す
ることが理解されるであろう。また、ＲＡｄｄ及びＣＡ
ｄｄが各々行アドレス及び列アドレスを意味することも
理解されるであろう。メモリ４６を構成するＶＲＡＭデ
バイスは、ＲＡｄｄ及びＣＡｄｄとして表わされるビッ
トで物理的にアドレスされる。この目的のために、ＰＡ
Ｌ４４はＧＰＵ４２により生成される３２ビットワード
のアドレス部分を再写像している。図１で示すように、
ＰＡＬ４４はコントロールレジスタ（図示せず）からの
２つの信号を５０及び５２で受信する。このコントロー
ルレジスタはホストコントローラまたはＧＰＵ４２のい
ずれかにより制御可能である。５０で受信される信号は
、ディスプレイのサイズに関するコントロールレジスタ
からの指示である。以下で示す例において、ディスプレ
イは以下の４つのいずれかのサイズを取ることができる
。すなわち、１０２４×７６８×４、１０２４×７６８
×８、１２８０×１０２４×４、１２８０×１０２４×
８である。５２で受信される信号はメモリ４８中の使用
可能なメモリ量を示す。図２から図１７を用いた説明の
ため、メモリ４８中にはメモリスペースがなにもないと
仮定する。
【００１２】図３に示すように、情報は１０２４×７６
８×８の大きさに設定された表示を行うようにメモリ４
６内に記憶される。ＴＭＳ３４０２０について使用され
る図２の変換チャートにより、ディスプレイメモリ、つ
まり偶数番走査ライン及び奇数番走査ラインが相互に連
続していることがわかる。換言すれば、メモリの未使用
部分であるメモリ片は物理的に連続している。
【００１３】これはダブルバッファリング方式で使用さ
れるスタック１に対しても成立する。図４に示す例では
、ディスプレイは１０２４×７６８×４の大きさに設定
されており、これもまた表示ＶＲＡＭスペースの単純な
論理写像となる。換言すれば、図３及び４に示す表示Ｖ
ＲＡＭスペース（クロスハッチングのかかっていない部
分）は、図２に示す変換チャートを使用しているＧＰＵ
４２から見えるように表示ＶＲＡＭスペースが収容され
る。
【００１４】図５には、１２８０×１０２４×８の大き
さに設定された表示のために、ＰＡＬ４４が表示ＶＲＡ
Ｍのマッピングを行うことに関して使用される変換チャ
ートが示されている。このような変換チャートを用いる
ことにより、図６に示すような態様での表示ＶＲＡＭの
記憶が行なわれる。例えば１０２４のピッチ及びピクセ
ル当り４ビットのモードを有するディスプレイエリアに
対しＧＰＵ４２が情報を記憶したいというような例にお
いては、画面外メモリが分断される。すなわち、図７に
示すように物理的に不連続となる。そのような物理的に
非連続なメモリ片は、再写像を行なうのが一層困難とな
る。従って、ＶＲＡＭの内の情報がｘ−ｙアドレスフォ
ーマットで記憶されるべき部分に対して更に再変換を行
って、そのような情報が物理的に連続なロケーションに
記憶されるようにすることが望ましい。このような再変
換は、画面外メモリをアクセスする場合にページモード
を使用するために必要となる。換言すれば、図８に示す
態様で表示ＶＲＡＭ内に情報を記憶することが望ましい
。
【００１５】この目的のため、表示ＶＲＡＭを再写像し
て図８に示す結果を得るために使用する変換チャートを
図９に示す。図９の変換チャートにおいて、列アドレス
ビットのうちのあるものが変換される。そのような変換
は、図１０に示す関数表に従って実行される。従って、
取り上げた４つのディスプレイサイズに対し、ＰＡＬ４
４が使用する方程式が以下のように設計されることがわ
かるだろう：１０２４×７６８モードまたは１２８０×
１０２４×８モードのいずれかで動作する場合、表示Ｖ
ＲＡＭ用にＧＰＵ４２が生成するアドレスはそのままで
通過する；一方、１２８０×１０２４×４モードで動作
する場合、ＧＰＵ４２が生成する信号のアドレス部分は
図４内で示す関数表によって再写像され、ここでは列ア
ドレス入力の内の上位４ビットが変更される。以下の例
について考えてみよう。ＧＰＵ４２がアドレスビット位
置８、７、６及び５に対して生成したビット値がそれぞ
れ１０００である場合、ＰＡＬ４４はこの列アドレス部
分をそれぞれ０１０１となるように再写像する。この再
写像処理の結果、画面外ＶＲＡＭは物理的に連続するよ
うになる。従って、本発明の目標は、過剰なＶＲＡＭつ
まり画面外ＶＲＡＭを再写像して、ＧＰＵ４２が線形ア
ドレススペースとして使用可能とすることである。再写
像されたそのような画面外ＶＲＡＭメモリは、プログラ
ム実行情報の記憶等の任意の線形アドレスフォーマット
用に使用することができる。
【００１６】メモリ４６に含まれていて画面外ＶＲＡＭ
を構成するメモリ片を再変換してＧＰＵ４２が線形アド
レスフォーマットの情報のために画面外ＶＲＡＭをアク
セスできるようにするため、情報信号のアドレス部分を
変換するのに使用する変換チャートを図１１に示す。こ
の変換を行うという目的のために、列アドレス全体及び
行アドレスビット位置０から１４までをそのまま通過さ
せる一方、アドレスビット位置１５、１６、１７及び１
８が図１４に示す２つの表のどちらかに従ってデコード
される。どの表を使用するかは、ディスプレイが１０２
４×７６８×８または１０２４×７６８×４ディスプレ
イのどちらの大きさに設定されているかに依存する。換
言すれば、図１２に示す画面外ＶＲＡＭを再写像するた
めには、図１４の表の内のアドレスビット位置１５を変
更しない方（つまり左側の表）を使用する。ビット位置
１８、１７及び１６がそれぞれ１１０と表わされる例を
考えてみよう。そのような状況では、ＰＡＬ４４はこれ
らのビット位置をそれぞれ１１１となるように再写像す
る。図１３に図示されている画面外ＶＲＡＭについては
、同様な再写像が行われるが、この場合はアドレスビッ
ト位置１５も変更される（つまり、図１４中の右側の表
が使用される）。なお、表中の×はデコード方程式を単
純化するためのｄｏｎ’ｔ　ｃａｒｅ状態を示す。また
、右側の表で、ダブルバッファリングを行わない場合に
はアドレスビット位置「スタック」については「スタッ
クａ」として示されている方を使用し、ダブルバッファ
リングを行う場合は「スタックｂ」の方を使用する。左
側の表を使用する際には、何れの場合でも「スタック」
と書かれたものを使用する。また、これらの表を使用す
る場合において、ＲＡｄｄ６〜０は実際には（Ａ２　Ａ
１Ａ０　Ａ５　Ａ４　Ａ３）とマッピングされる。図１
２及び図１３においては、ＤＲＡＭメモリ４８の存在に
よるオフセット（後述）はないものと仮定されており、
更に各々の図の左側にはダブルバッファリングを行わな
い場合の画面外メモリの論理アドレスを、また右側には
ダブルバッファリングを行う場合の画面外メモリの論理
アドレスを示す。
【００１７】ＰＡＬ４４内で行われる再写像はプログラ
マやＧＰＵ４２からは見えないことに再び注意されたい
。ＧＰＵ４２に関する限り、画面外メモリはメモリ４８
等の任意の他のローカルメモリあるいはＤＲＡＭメモリ
と連続した線形アドレススペースである。図１１ないし
図１７においては、ＤＲＡＭメモリが存在しないと仮定
していることにも注意されたい。
【００１８】図１５には，ディスプレイが１２８０×１
０２４×４または１２８０×１０２４×８の表示の何れ
かの大きさに設定されている場合にＧＰＵ４２が生成す
る信号のアドレス部分を変換するために使用される変換
チャートを示す。アドレスビット位置１５ないし１８を
使用して画面外ＶＲＡＭを再写像することに再び注意さ
れたい。しかしながら、図１５の変換チャートでは、与
えられたアドレスのビット位置０から５が列アドレスビ
ットの内の先頭の６ビットとして使用され、他方、ビッ
ト位置６から１４は８つの行アドレスビット位置用に使
用されることをここで注意されたい。ビット位置１５、
１６及び１７は列アドレスの残りの３ビット分を与える
ために使用される。アドレスビット位置１５、１６、１
７及び１８に現われる情報は、図１７で示される表に従
って変換される。図１７に示される表を使用することに
より、情報は図１６に示すように記憶される。ここで、
図１６の左側には表示の大きさの設定が１２８０×１０
２４×４の場合の画面外メモリの論理アドレスを示し、
右側には１２８０×１０２４×８の場合あるいは１２８
０×１０２４×４であってかつダブルバッファリングを
行っている場合の画面外メモリの論理アドレスを示す。 なお、何れの場合もＤＲＡＭオフセットはかかっていな
いものとする。
【００１９】ＤＲＡＭメモリ４８が全く使用できないと
する代わりに、今度は１ＭバイトのローカルＤＲＡＭが
使用可能である場合を考えてみよう。そのような状況に
おいては、画面外ＶＲＡＭはそのロケーションがメモリ
４８と物理的に連続であるようにアドレス付けされる。 再写像される画面外ＶＲＡＭの先頭のロケーションに、
使用可能なＤＲＡＭメモリ量のオフセットをかけること
により、このようなアドレス付けが実現可能である。も
し１ＭバイトのローカルＤＲＡＭメモリが使用できる場
合は、画面外ＶＲＡＭメモリの一番上の部分は０ｘＦＦ
ＦＦＦＦＦＦではなく０ｘＦＦ７ＦＦＦＦＦとなる（０
ｘ〜は１６進数を表現する）。このような変換を行うこ
とにより、ＧＰＵ４２からはＶＲＡＭ４６の画面外ＶＲ
ＡＭに相当する部分なのか、それとも他のローカルメモ
リなのかを区別することなく、単一の連続空間として線
形なメモリ空間を使用することができるので、ソフトウ
エアから線形なメモリ空間を使用し易くなる。
【００２０】すべての構成において、スタック０中の画
面外ＶＲＡＭメモリを全部使用してから初めてスタック
１中のものを使用するという点を注意しておく。このよ
うにすることが望ましいのは、スタック１は一般的にオ
プションであり、ある種のグラフィクスシステムでは存
在しない可能性があるからである。
【００２１】本発明が特定の実施例に関して説明・図示
されているが、当業者には、上で説明しまた特許請求の
範囲で提示した本発明の原理から逸脱することなしに、
多様な変更及び修正を行うことができることがわかるで
あろう。
【００２２】
【効果】以上詳細に説明したように、本発明によれば、
簡単な構成を用いてグラフィクスシステム等のメモリの
管理を効率化・高速化することができる。
【図面の簡単な説明】
【図１】本発明の実施例の構成を示す概略ブロック図。
【図２】本発明の実施例における変換チャートを示す図
。
【図３】ＶＲＡＭメモリ中の表示ＶＲＡＭの領域を示す
図。
【図４】ＶＲＡＭメモリ中の表示ＶＲＡＭの領域を示す
図。
【図５】本発明の実施例における変換チャートを示す図
。
【図６】ＶＲＡＭメモリ中の表示ＶＲＡＭの領域を示す
図。
【図７】ＶＲＡＭメモリ中の表示ＶＲＡＭの領域を示す
図。
【図８】ＶＲＡＭメモリ中の表示ＶＲＡＭの領域を示す
図。
【図９】本発明の実施例における変換チャートを示す図
。
【図１０】変換表を示す図。
【図１１】本発明の実施例における変換チャートを示す
図。
【図１２】ＶＲＡＭメモリ中の画面外メモリの変換を示
す図。
【図１３】ＶＲＡＭメモリ中の画面外メモリの変換を示
す図。
【図１４】変換表を示す図。
【図１５】本発明の実施例における変換チャートを示す
図。
【図１６】ＶＲＡＭメモリ中の画面外メモリの変換を示
す図。
【図１７】変換表を示す図。
【符号の説明】
４０：グラフィクスシステム ４２：ＧＰＵ ４４：ＰＡＬ ４６：ＶＲＡＭメモリ ４８：ＤＲＡＭメモリ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】第１及び第２のフォーマットのアドレスを
    用いて書き込み／読み出しが行われるメモリアクセス装
    置において、メモリと、前記メモリに接続され前記アド
    レスが与えられるメモリマッパを設け、前記メモリマッ
    パは前記メモリの内の前記第１のフォーマットのアドレ
    スを用いて書き込まれていない部分をあらかじめ定めら
    れた態様で別にマッピングして、前記部分を前記第２の
    フォーマットのアドレスでアクセスできるようにしたこ
    とを特徴とするメモリアクセス装置。
  2. 【請求項２】下記の（ａ）ないし（ｃ）を設けてなるグ
    ラフィクスシステム： （ａ）夫々ディジタルワードを含む第１及び第２の情報
    信号を生成するグラフィクスプロセッサ：前記ディジタ
    ルワードの各々はアドレス部分を有しており、前記第１
    の情報信号に関連するアドレス部分は第１のアドレスフ
    ォーマットで表されており、前記第２の情報信号に関連
    するアドレス部分は第２のアドレスフォーマットで表さ
    れている； （ｂ）メモリ； （ｃ）前記メモリ及び前記グラフィクスプロセッサに接
    続されたメモリマッパ：前記メモリの内の前記第１のア
    ドレスフォーマットでストアされた情報を含まない部分
    をあらかじめ定められた態様で別にマッピングして、前
    記部分を前記第２のアドレスフォーマットでアクセスで
    きるようにする。
  3. 【請求項３】メモリを第１及び第２のフォーマットのア
    ドレスでアクセスするメモリアクセス方法において、前
    記メモリの内の前記第１のアドレスフォーマットでスト
    アされた情報を含まない部分をあらかじめ定められた態
    様で別にマッピングして、前記部分を前記第２のアドレ
    スフォーマットでアクセスできるようにしたことを特徴
    とするメモリアクセス方法。
  4. 【請求項４】下記のステップ（ａ）及び（ｂ）を設けて
    なるグラフィクス方法： （ａ）夫々ディジタルワードを含む第１及び第２の情報
    信号を生成する：前記ディジタルワードはアドレス部分
    を含み、前記第１の情報信号に関連するアドレス部分は
    第１のアドレスフォーマットで表され、前記第２の情報
    信号に関連するアドレス部分は第２のアドレスフォーマ
    ットで表される； （ｂ）メモリ中の前記第１のアドレスフォーマットでス
    トアされた情報を含まない部分をあらかじめ定められた
    態様で別にマッピングして、前記部分を前記第２のアド
    レスフォーマットでアクセスできるようにしたことを特
    徴とするグラフィクス方法。
JP29076391A 1990-10-11 1991-10-09 メモリアクセス装置 Expired - Lifetime JP3611333B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US596176 1984-04-02
US07/596,176 US5293593A (en) 1990-10-11 1990-10-11 Method and apparatus for the mapping of physically non-contiguous memory fragments to be linearly addressable

Publications (2)

Publication Number Publication Date
JPH04263342A true JPH04263342A (ja) 1992-09-18
JP3611333B2 JP3611333B2 (ja) 2005-01-19

Family

ID=24386254

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