JPH11510620A

JPH11510620A - 統合されたシステム／フレームバッファメモリ及びシステム、ならびにそれらの使用方法

Info

Publication number: JPH11510620A
Application number: JP9508627A
Authority: JP
Inventors: ラオ，ジー．アール．モーハン
Original assignee: Cirrus Logic Inc
Current assignee: Cirrus Logic Inc
Priority date: 1995-08-08
Filing date: 1996-08-05
Publication date: 1999-09-14
Also published as: WO1997006523A1; KR19990036270A; EP0843872A1

Abstract

(57)【要約】処理システム（１００）は、システムメモリ領域（１０９）と複数のフレームバッファ領域（１１０／１１１）とを有する統合されたメモリシステム（１０５）を含む。中央演算処理装置（１０１）は、そのアドレス空間内に、統合されたシステムメモリ（１０５）を有し、フレームバッファ領域（１１０／１１１）のうちの第１の選択された領域内のディスプレイデータを更新するように動作可能であり、他方、フレームバッファ領域（１１０／１１１）のうちの第２の選択された領域からのディスプレイデータは、関連するディスプレイ装置のディスプレイスクリーンのリフレッシュのためのデータを供給する。

Description

【発明の詳細な説明】統合されたシステム／フレームバッファメモリ及びシステム、ならびにそれらの使用方法発明の技術分野本発明は、概してディスプレイサブシステムを含むデータ処理システムに関し、特に、統合されたシステム／フレームバッファメモリ及びシステム、ならびにそれらの使用方法に関する。発明の背景ビデオ／グラフィックディスプレイ能力を有する典型的な処理システムは、中央演算処理装置（ＣＰＵ）と、ＣＰＵローカルバスにより（直接および／またはコアロジックを介して）ＣＰＵに接続されたディスプレイコントローラと、コアロジックを介して上記ＣＰＵローカルバスに接続されたシステムメモリと、周辺ローカルバス（例えば、ＰＣＩ）を介してディスプレイコントローラに接続されたフレームバッファメモリと、周辺回路（例えば、クロックドライバおよび信号コンバータ、ディスプレイドライバ回路）と、ディスプレイユニットとを含む。ＣＰＵは、システムマスタであり、概してソフトウェアオペレーティングシステムに関連して全体的なシステムコントロールを提供する。ＣＰＵは、特に、プログラムの実行に必要な命令とデータとを保持するシステムメモリと、通常コアロジックを介して通信する。典型的には、コアロジックは、２個〜７個のチップであり、１個以上のチップが「アドレス集中型(address intensive)」であり他の１個以上のチップが「データパス集中型(data path intensive)」である。ＣＰＵはまた、ユーザのコマンドおよびプログラムの命令に応答して、ディスプレイコントローラを介してディスプレイユニット上に表示すべきグラフィック画像の内容を制御する。ディスプレイコントローラは、例えばビデオグラフィックアーキテクチャ（ＶＧＡ）コントローラであり得、概してＣＰＵとディスプレイドライバ回路とのインターフェースをとり、ディスプレイデータ更新動作中およびスクリーンリフレッシュ動作中のグラフィックおよび／またはビデオデータの、フレームバッファとＣＰＵとディスプレイの間の交換を管理し、フレームバッファメモリ動作を制御し、処理対象であるグラフィックまたはビデオデータについての追加の基本的処理を行う。例えば、ディスプレイコントローラはまた、ラインドローおよび多角形フィルなどの動作を行う能力を含み得る。ディスプレイコントローラは、ほとんどＣＰＵに従う。概して、ＣＰＵ自体は、表示された画像（データ）の変更が必要とされるときにディスプレイスクリーンを更新するために必要なディスプレイデータを供給する。ＣＰＵに対するオーバーヘッドの制約（およびＰＣＩローカルバスまたは他のバスに対する帯域幅制限）およびディスプレイコントローラ書込みバッファのサイズに対する制限により、更新されたディスプレイデータが生成されてシステムメモリ内に格納される。ディスプレイ書込みバッファが容量を有しＣＰＵの時間が使用可能であるとき、ＣＰＵは必要とされる情報（典型的にはフレームバッファおよびピクセルデータの両方へのアドレス）を、コアロジックとＣＰＵローカルバスとを介してシステムメモリから読出し、そのデータをコアロジックとＰＣＩローカルバスとを介してディスプレイコントローラの書込みバッファに書込む。ディスプレイの更新中にディスプレイコントローラにデータの各ワードを書込むためには、複数のＣＰＵサイクル（すなわち、読出しおよび書込みサイクル）が必要である。このことは、ＣＰＵサイクルの効率的な使用が、他の動作のためにＰＣＩ（ローカル）バスをフリーにすることは言うまでもなく、より高い処理速度および拡張された性能にとって非常に重要であるときに、深刻な不利益をもたらす。ディスプレイ更新速度は、コントローラ上の書込みバッファの深さとＰＣＩローカルバスの帯域幅とによっても制限される。典型的には上記の従来の処理／ディスプレイシステムアーキテクチャにおいて見られる別の問題は、使用されないメモリ空間である。現在、典型的なシステムメモリのサイズは、４〜８メガバイトである。予測可能な将来において、システムメモリのサイズは、新しいオペレーティングシステムが開発されると１６メガバイトまで増加し得る。従来のパーソナルコンピュータにおいて、メインメモリとしても知られるシステムメモリは、通常ダイナミックランダムアクセスメモリデバイス（ＤＲＡＭ）から構成されている。市販のＤＲＡＭは、４倍毎の密度（すなわち、２５６ＫＢ、１ＭＢ、４ＭＢ）でのみ構成され、各アドレス指定可能な格納位置の最大サイズは、１６ビット幅である。従って、複数のチップは通常システムメモリ（現行のＰＣシステムの場合、６４〜７２ビット幅であることを必要とする）を構成することが必要であるが、個々のデバイスの全容量は用いられ得ない。例えば、６４ビット幅のデータバスをサポートするために、バンク毎に４個のパラレルな「×１６(by 16)」デバイスが必要である。２５６Ｋバイトデバイスが用いられるか１Ｍバイトデバイスが用いられるかによって、各バンクは、それぞれ１Ｍバイトまたは４Ｍバイトの対応する容量を有する。バンク毎に中間の容量、例えば３Ｍバイトが必要である場合、より大きいインクリメンテーションが選択されなければならず、一部のメモリは使用されないままになる。この問題は、システムメモリの使用はまた最適状態には及ばないという事実と合わさって、ますます深刻になる。なぜなら、ＣＰＵは動作効率のために、必ずしもデータをメモリ内に連続的に格納するわけではないからである。メモリ空間の最適状態には及ばない使用は、典型的なフレームバッファ構成内にも見られる。フレームバッファは通常大きい必要はない（典型的には０．８〜１．２５メガバイトの範囲内）が、ディスプレイリフレッシュ帯域幅の要件をサポートするために「広い」ことが必要である。例えば、フレームバッファがディスプレイコントローラへの６４ビット幅のデータをサポートしているとする。このようなバスをサポートするためには、４個のパラレルな「×１６」ＤＲＡＭが必要である。従来の２５６ｋ×１６ＤＲＡＭが用いられた場合、フレームバッファは全２メガバイトの容量を有する。従って、最大のフレームバッファ（すなわち、１．２５メガバイト）であっても、メモリ空間の実質的な量は、使用されないままとなる。従って、処理およびディスプレイシステムにおいてメモリをより効率的に構成し管理する、改良された装置、システムおよび方法の必要性が生じている。特に、ディスプレイの更新中にＣＰＵの動作サイクルを保存する技術の必要性が生じている。好適には、このような技術は、他の重要な動作を行うためにＣＰＵを解放し、従って全体的なシステム性能を向上させる。さらに、ディスプレイ処理システム内において必要なシステムおよびフレームバッファメモリをより効率的に構成および管理する回路、システムおよび方法の必要性が生じている。特に、このような装置システムおよび方法は、このようなメモリを構成するために必要なデバイスの数を最小にするはずである。その結果、より小型、低価格、そして効率的なシステムアーキテクチャが実行され得る。これらのメモリ、特にＤＲＡＭは、多重化されたアドレス／ＲＡＳ−ＣＡＳタイプのシステム、または複数のクロック／シンクロナスＤＲＡＭ（現在産業界で検討されている）またはシンクロナスグラフィックＤＲＡＭ、または専用インターフェースを有するＤＲＡＭであり得る。発明の要旨上記において、以下の本発明の詳細な説明がより良く理解され得るように、本発明の特徴と技術的利点をかなり大まかに説明した。本発明の請求の範囲の主題を構成する本発明のさらなる特徴および利点を以下に述べる。当業者は、開示された概念および特定の実施の形態は、本発明と同一の目的を達成する他の構成に改変または他の構成を設計するための基礎として用いられ得ることを容易に理解するはずである。このような均等な構成は添付の請求の範囲に記載されている本発明の思想および範囲から逸脱しないことも、当業者は理解するはずである。本発明の原理に従って、統合されたシステム／フレームバッファメモリシステムを含む処理システムを開示する。統合されたメモリシステムにおいて、フレームバッファおよびシステムメモリの両方は、単一の集積回路または集積回路のバンク内に共に配置される。これは、フレームバッファがシステムメモリとは別で分離しておりディスプレイコントローラを介してシステムの残りの部分とインターフェースしなければならない、現在入手可能なディスプレイコントロールシステムとは対照的である。本発明の原理に従って、統合されたメモリのフレームバッファ領域は、少なくとも２つの物理メモリブロックを含む。１つのブロックは、ディスプレイコントローラまたはＣＰＵのいずれかによりスクリーンリフレッシュのために用いられる。第２のブロックは、ディスプレイデータ更新のために用いられる。好適には、システムＣＰＵは、所望の位置に直接書込むことにより、更新フレームバッファブロック内のデータを更新し得る。さらに、これらの更新は、リフレッシュバッファがディスプレイスクリーンのリフレッシュ用のデータを供給している間に更新バッファに対して行われ得る。このことは、更新を行うためにはＣＰＵがまずシステムメモリ内の更新データの格納／取り出しを行い、システムメモリからそのデータを読出し、その後そのデータをディスプレイコントローラ書込みバッファに書込まなければならない、現在入手可能なシステムとは対照的である。本発明の原理は、貴重なシステム動作サイクルを保存するだけでなく、ディスプレイコントローラへの書込みバッファを除去することを可能にする。なぜなら、読出しがリフレッシュバッファから直接なされ得るからである。本発明の原理の第１の実施の形態によると、システムメモリ領域と複数のフレームバッファメモリ領域とを有する統合されたシステムメモリを含む処理システムが開示される。処理システムはさらに、中央演算処理装置を含み、該統合されたメモリが該中央演算処理装置内のアドレス空間に存在する。該中央演算処理装置は該フレームバッファメモリ領域のうちの第１の選択された領域内のディスプレイデータを更新するように動作可能であり、その間に、該フレームバッファのうちの第２の選択された領域は、関連するディスプレイ装置のディスプレイスクリーンのリフレッシュ用のデータを提供する。本発明の第２の実施の形態によると、少なくとも１つのシステムメモリ空間と第１および第２のフレームバッファ空間とを含む統合されたメモリを含む処理システムが開示される。回路は、該第１のフレームバッファ空間内に格納されたディスプレイデータを更新する、処理システムの一部として提供される。回路はまた、該第１のフレームバッファ空間内に格納された該ディスプレイデータを更新すると実質的に同時に、対応するディスプレイを生成するために、該第２のフレームバッファ空間内に格納されたディスプレイデータを取り出すために提供される。さらに処理システムは、対応する更新されたディスプレイを生成するために、該第１のフレームバッファ空間内に格納されたディスプレイデータを取り出す回路を含む。さらなる処理システムが本発明を具現化する。処理システムは、中央演算処理装置と、該中央演算処理装置に接続されたＣＰＵローカルバスと、該ＣＰＵローカルバスに接続されたコアロジックと、該コアロジックと上記バスとに接続されたディスプレイコントローラと、該コアロジックに接続された統合されたメモリシステムとを含み、統合されたメモリシステムは、システムメモリ領域と複数のフレームバッファ領域とを提供する。本発明の原理はまた、メモリ管理方法においても具現化される。１つのこのような方法において、統合されたメモリはシステムメモリと第１および第２のフレームバッファメモリとに分割される。該第１のフレームバッファ内に格納されたディスプレイデータは更新され、その間に、該第２のフレームバッファ内に格納されたディスプレイデータが対応するディスプレイを生成するために用いられる。該第１のフレームバッファ内のデータの更新が完了すると、該第１のフレームバッファ内に格納されたデータが、対応する更新されたディスプレイを生成するために取り出される。本発明の原理を具現化するシステムは、先行技術の原理に対して実質的な利点を有する。特に、このような原理は、ディスプレイ更新中のＣＰＵの動作サイクルを節約し得、それにより他の重要な動作を行うためにＣＰＵを解放し、従って全体的なシステム性能を向上させる。さらに本発明の統合されたシステムメモリは、処理／ディスプレイシステム内において必要とされるメモリ空間の、より効率的な構成および動作を可能にする。特に、システムメモリとフレームバッファとを共に配置することにより、使用されないメモリ空間が最小化され得、その結果、より小型で低価格、且つ効率的なシステムが実行され得る。現行のＰＣシステムはＣＰＵローカルバスとグラフィックコントローラとの間の直接的な通信（現在、ＣＰＵとグラフィックコントローラとの間の全ての通信はＰＣＩローカルバスのみを介する）を含まないが、これは将来変わる。Ｐ６（インテル社）などのプロセッサが、グラフィック／ビデオ／ＮＳＰオーディオ機能を追加すると、ＣＰＵとグラフィックコントローラとの間の、ＣＰＵローカルバスを介した直接通信が必要となる。これは、「マルチタスク」状態に似ている。図面の簡単な説明次に、本発明およびその利点のより完全な理解のために、添付の図面とともに以下の説明を参照する。図１は、本発明の原理に従ったディスプレイデータの発生および制御を担う処理システムの一部分の機能ブロック図である。図２は、図１に示す統合されたメモリの１つの可能な構成の機能ブロック図である。図３は、図１のシステムの１つの応用に適切な、ディスプレイコントローラ／統合されたメモリ装置を集積したものの機能ブロック図である。発明の詳細な説明本発明の原理およびその利点は、図１から図３に示す例示的な実施形態を参照することにより最良に理解される。これらの図において、同じ参照番号は同じ部分を示す。図１は、グラフィックおよび／またはビデオデータの表示を制御する処理システム１００の一部分の高レベル機能ブロック図である。システム１００は、中央演算処理装置１０１、ＣＰＵローカルバス１０２、コアロジック１０３、ディスプレイコントローラ１０４、統合されたシステム／ディスプレイメモリ１０５、デジタル／アナログ変換器（ＤＡＣ）１０６、およびディスプレイ装置１０７を備える。ＣＰＵ１０１は、システム１００の全般的な動作を制御する「マスタ」である。特に、ＣＰＵ１０１は、種々のデータ処理機能を果たし、ユーザコマンドおよび／またはアプリケーションソフトウェアの実行に応答して、ディスプレイユニット１０７に表示するべきグラフィックデータの内容を決定する。ＣＰＵ１０１は、例えば、市販のパーソナルコンピュータに用いられるIntel Pentiumクラスのマイクロプロセッサなどの汎用マイクロプロセッサであってもよい。ＣＰＵ１０１は、ＣＰＵローカルバス１０２を介してシステム１００の残りと連絡する。このＣＰＵローカルバスは、例えば、専用バスまたは汎用バス（産業界で共通）であってもよい。メモリ１０５は「統合された」メモリシステムである。なぜなら、システムメモリおよびフレームバッファは、１つの集積回路または集積回路のバンクに共に配置されるからである。これは、フレームバッファが分離可能で、システムメモリから離れており、ディスプレイコントローラを介して残りのシステムとのインターフェースをとる上述の先行技術のシステムとは異なるものである。コアロジック１０３は、ＣＰＵ１０１の指示の下で、ＣＰＵ１０１、ディスプレイコントローラ１０４、および統合されたシステムメモリ１０５の間でのデータ、アドレス、および命令の交換を制御する。コアロジック１０３は、残りのシステムとの互換性、特に、ＣＰＵ１０１との互換性のために設計された多くの市販のコアロジックチップセットのうちのいずれかであってもよい。示したシステムの場合のチップ１１２などの１つ以上のコアロジックチップは典型的には「アドレス集中型」であり、図１のチップ１１４などの１つ以上のコアロジックチップは「データ集中型」である。ＣＰＵ１０１は、コアロジック１０３と、直接または外部（Ｌ２）キャッシュ１１５を介して連絡し得る。なお、ＣＰＵ１０１はまた、オンボード（Ｌ１）キャッシュを含み得る。Ｌ２キャッシュ１１５は、例えば、２５６キロバイトの高速ＳＲＡＭ装置であってもよい。ディスプレイコントローラ１０４は、多くの市販のＶＧＡディスプレイコントローラのうちのいずれかであってもよい。ディスプレイコントローラ１０４は、ＣＰＵ１０１からのデータ、命令、および／またはアドレスを、コアロジック１０３を介して受け取り得る、またはＣＰＵローカルバス１０２を介してＣＰＵ１０１から直接受け取り得る。データ、命令、およびアドレスは、コアロジック１０３を介して、ディスプレイコントローラ１０４と統合されたメモリ１０５との間で交換される。さらに、アドレスおよび命令は、ローカルバスを介して、コアロジック１０３とディスプレイコントローラ１０４との間で交換され得る。このローカルバスは、例えばＰＣＩローカルバスであってもよい。一般に、ディスプレイコントローラ１０４は、スクリーンリフレッシュを制御し、線引き、多角形塗り込み、色空間変換、ディスプレイデータの補間およびズーミング、ならびにビデオストリーミングなどの制限された数のグラフィック機能を実行し、電力管理などの管理的な雑務（ministerial chores）を扱う。ビデオデータは、ディスプレイコントローラ１０４に直接入力され得る。デジタル／アナログ変換器１０６は、コントローラ１０４からデジタルデータを受け取り、それに応答して、ドライブディスプレイ１０７にアナログデータを出力する。図示した実施形態では、ＤＡＣ１０６は、ディスプレイコントローラ１０４とともに、１つのチップ上に集積される。幾つかのオプションを挙げると、システム１００の特定の実現に応じて、ＤＡＣ１０６はまた、カラーパレット、ＹＵＶ／ＲＧＢフォーマット変換回路、ならびに／またはＸおよびＹズーミング回路を備え得る。ディスプレイ１０７は、例えば、ＣＲＴユニット、液晶ディスプレイ、エレクトロルミネセンスディスプレイ、プラズマディスプレイ、または画像を複数の画素としてスクリーンに表示する他のタイプのディスプレイ装置であってもよい。なお、別の実施形態では、「ディスプレイ」１０７は、レーザプリンタまたは同様のドキュメント閲覧／印刷器具などの別のタイプの出力装置であってもよい。本発明の原理によれば、統合されたメモリ１０５は、システムメモリ１０９、およびフレームバッフブロックＡ１１０とフレームバッファブロックＢ１１１とに分割されるディスプレイフレームバッファを含んでいる。システムメモリ１０９は、好ましくは、種々の処理機能およびアプリケーションプログラムを実行するために必要に応じてＣＰＵ１０１のコマンドに基づいてデータ、アドレス、および命令を格納する、慣用されているシステムメモリである。２つのブロックフレームバッファ１１０／１１１は、システムメモリ１０９と同じＣＰＵアドレス空間にある。好ましくは、フレームバッファブロック１１０および１１１の各々には、ＣＰＵ１０１のアドレス空間内の連続したアドレスのブロック（セット）が割り当てられるが、２つのバンクに割り当てられたアドレスブロックは、互いに連続していても連続していなくてもよい。なお、アドレスが割り当てられたフレームバッファバンクＡおよびＢは、ＣＰＵ１０１が実行しているオペレーティングシステムによる、統合されたメモリ１０５の分割態様に応じて、変わり得る。フレームバッファブロック１１０および１１１の各々は、従来のフレームバッファで行われるように、ディスプレイ１０７のスクリーンに、画素ごとにマッピングする。表示の発生および更新の間、各フレームバッファバンク１１０／１１１は、ディスプレイスクリーンに対応する画素データを維持する。一方のメモリバンク１１０／１１１は、ディスプレイコントローラ１０４がディスプレイ１０７上のスクリーンをリフレッシュするために（ディスプレイコントローラ１０４によって発生されたアドレスを用いて）アクセスする「ディスプレイメモリ」または「リフレッシュメモリ」である。ＣＰＵ１０１はまた、現在ディスプレイメモリとしての役割を果たしているフレームバッファバンク１１０／１１１に直接アクセスして、ディスプレイ１０７のスクリーン自体をリフレッシュしてもよい。この場合、ディスプレイコントローラ１０４は、バイパスされるか、または、単に、ＤＡＣ１０６およびディスプレイ１０７に送られている画素データのためのパイプラインとしての役割を果たす。都合良くは、すべてのディスプレイデータは、リフレッシュメモリ内の１つの連続する「リフレッシュブロック」にあり、これにより、ディスプレイコントローラが、最小のＣＰＵ１０１の介入で、リフレッシュブロックに格納されているリフレッシュデータにアクセスすることが可能となる（ディスプレイデータがメモリの連続しない領域に格納された場合、ディスプレイコントローラをデータに「向ける」ために、ＣＰＵがもっと介入しなければならなくなるであろう）。通常、全ディスプレイ処理時間の７５％がスクリーンリフレッシュに用いられるため、ディスプレイリフレッシュをディスプレイコントローラに移すことができれば、ＣＰＵ１０１が他のタスクに利用可能になるため、システム性能を実質的に向上することができる。同時に、他方のフレームバッファバンク１１０／１１１は、スクリーンの更新専用に用いられる。ＣＰＵ１０１は、変更されているデータを保持しているロケーションに直接書き込むことにより、リフレッシュフレームバッファブロック１１０／１１１内のディスプレイデータを更新する。これにより、システムメモリへの書込を行い、ディスプレイコントローラ書込バッファが利用可能である場合はシステムメモリからの読出を行い、その後にフレームバッファへの書込を行う先行技術のマルチステッププロセスは、フレームバッファ更新ブロックへの一連の直接の書込動作に低減される。従って、更新されているデータの各ワードについて１ＣＰＵサイクルしか用いずに、「スクリーン更新」バンク内の画素データの各ワードの更新が行われる（データバスの幅および／またはデータのビット数などのファクタに依存して、ＣＰＵ１０１は、統合されたメモリ１０５に一度に書き込むことができ、変更されているワードの各々は、１つ以上の画素を表し得る）。即ち、更新フレームバッファバンクでデータの多くのワードが更新されていれば、スクリーン更新を行うのに必要なＣＰＵクロックサイクルの数が本質的に半分になる。一旦スクリーン更新が終わると、フレームバッファバンク１１０／１１１は現在ディスプレイメモリとしての役割を果たし、フレームバッファバンク１１０／１１１は現在スクリーンリフレッシュメモリとしての役割を果たし、それぞれ逆の役割を果たしている。例えば、ブロックＡを用いてスクリーンをリフレッシュしており、ディスプレイへの更新は、ブロックＢへの書込によって実現されている場合、ブロックＢへの更新が終了すると、ブロックＡが更新ブロックとなり、バンクＢがスクリーン更新ブロックとなる。本発明の原理を具現化するシステム１００などのシステムでは、ディスプレイコントローラ書込バッファをなくすこともできる。この例のディスプレイリフレッシュは、単にリフレッシュフレームバッファブロック１１０／１１１から直接データを取り出すだけで行われ得、ディスプレイコントローラ１０４を介して、ディスプレイユニット１０７の方に転送（pipeline）され得る。この場合、リフレッシュバッファは、本質的に、ディスプレイコントローラ書込バッファの代わりとなる。統合されたシステム／フレームバッファメモリ１０５は、モノリシックチップとして、またはマルチチップ（装置）サブシステムとして構成され得る。そのようなサブシステム２００を、図２に示している。システム２００は、複数のメモリバンク２０１を備える。システム１００において用いられる場合、各バンク２０１ａは、アドレスバス２０２、データバス２０３および制御バス２０４によってコアロジック１０３に結合される。バンク２０１は、同時に列アドレスビットおよび行アドレスビットをバンク２０１に与えるアドレスバス２０２を用いて、非多重化アドレス指定機構で動作し得る。あるいは、バンク２０１は、多重化（ＲＡＳ／ＣＡＳ）機構および「同期ＤＲＡＭ機構」（ＲＡＳおよびＣＡＳに加えて、同期クロックがある）で動作し得る。この場合、行および列アドレスは、アドレスバス２０２上で多重化される。制御バス２０４は、多重化アドレス機構における従来のＤＲＡＭ制御信号（ＲＡＳおよびＣＡＳなど）、出力イネーブル、ならびに読出／書込を運ぶ。以下にさらに詳しく説明するように、バンク２０１の各々は別個のセットに関連し、バンクの選択はアドレスバス２０２上に与えられるアドレスの関数である。統合されたシステム／フレームバッファメモリ１０５の応用では、１つのバンク２０１は、フレームバッファブロックＡのために用いられ得、第２のバンク２０１は、フレームバッファブロックＢのために用いられ得、残りのバンク２０１は、システムメモリ１０９のために用いられ得る。説明のために、統合されたメモリ１０５が、Microsoft Windows 95などの従来技術のオペレーティングシステムの状態をサポートするのに適切な８メガバイト（６４メガビット）メモリであるとする。この例では、各バンク２０１は、１メガバイトＤＲＡＭ装置である。６４メガビットのうちの１ビットの選択を行う（即ち、「×１」装置を用いている）ためには、非多重化機構で２６アドレスビットが必要である。各バンクが× ４、×８、×１６、×３２、または×６４ビット装置として構成されると、アドレスビット数は、それに応じて適切な数だけ少なくなる。×１ビット装置では、各アドレスワードの３ビット（例えば、下位３ビット）を用いてバンクを選択する。フレームバッファブロックＡ、フレームバッファブロックＢ、またはシステムメモリのいずれかをアドレス指定する場合、ＣＰＵ１０１は、これらの３アドレスビットを変更するだけである。図３は、別の処理システム３００の機能ブロック図である。システム３００では、ディスプレイコントローラ１０４およびＤＡＣ１０６は、システムメモリ１０５および複数のフレームバッファブロックとともに、１つのチップモノリシック集積回路３０１上に集積される。ディスプレイコントローラ／ＤＡＣ１０４／１０６は、内部アドレスおよびデータバス３０６を介して各フレームバッファブロックにアクセスする。この内部アドレスおよびデータバスは、ディスプレイ装置１０７を駆動するためにも用いられる。システム１００の場合と同様に、ＣＰＵ１０１は任意のフレームバッファブロックに直接書込を行ってディスプレイ更新に影響を与えることができる。以下に説明するように、その他のフレームバッファブロックのうちの１つ以上を用いて、ディスプレイスクリーンをリフレッシュすることができる。具体的には、一対のブロック３０４Ａおよび３０４Ｂを、対応する一対のビデオフレームバッファＡおよびＢのためのメモリ空間として設けることができる。さらに、集積回路３０１上には、対応する一対のグラフィックフレームバッファＡおよびＢを与える一対のブロック３０５Ａおよび３０５Ｂが含まれる。上述のフレームバッファブロック１１０および１１１の場合と同様に、ビデオフレームバッファブロック３０４Ａおよび３０４Ｂは、ビデオ更新ブロック（バッファ）およびビデオリフレッシュブロック（バッファ）として用いられてもよい。同じことがバッファ３０５Ａおよび３０５Ｂについても言える。バッファ３０５Ａおよび３０５Ｂは、グラフィックデータ専用の更新およびリフレッシュブロック（バッファ）としての役割を果たしてもよい。集積回路３０１には、モーション・ピクチャー・エキスパーツ・グループ（motion picture expert's group）（ＭＰＥＧ）フレームバッファ３０７も設けられる。ブロック３０７は、ＭＰＥＧフォーマットでデータを格納するための専用のものであり、これもＣＰＵ１０１のアドレスベース内にある。以上、本発明およびその利点を詳細に説明してきたが、言うまでもなく、本発明には、添付の請求の範囲に規定した本発明の精神および範囲から逸脱することなく種々の変更、代用および変形が可能である。

Claims

【特許請求の範囲】１．システムメモリ領域と複数のフレームバッファメモリ領域とを含む統合されたシステムメモリと、中央演算処理装置であって、該統合されたメモリが該中央演算処理装置内のアドレス空間に存在し、該中央演算処理装置は該フレームバッファメモリ領域のうちの第１の選択された領域内のディスプレイデータを更新するように動作可能であり、その間に該フレームバッファのうちの第２の選択された領域は、関連するディスプレイ装置のディスプレイスクリーンのリフレッシュ用のデータを提供する、中央演算処理装置と、を含む処理システム。２．前記ＣＰＵはさらに、前記ディスプレイスクリーンをリフレッシュするために前記第２のフレームバッファメモリ領域から前記ディスプレイデータを取り出すように動作可能である、請求項１に記載の処理システム。３．前記統合されたシステムメモリと前記ディスプレイ装置とのインターフェースをとるディスプレイコントローラをさらに含む、請求項１に記載の処理システム。４．前記ディスプレイコントローラはさらに、前記ディスプレイスクリーンをリフレッシュするために前記第２のフレームバッファ領域から前記ディスプレイデータを取り出すように動作可能である、請求項１に記載の処理システム。５．前記第１および第２のフレームバッファ領域はそれぞれ、前記統合されたメモリに関連するアドレス空間内の連続したアドレスのセットに対応する、請求項１に記載のシステム。６．前記システムメモリ領域は、前記統合されたメモリに関連するアドレス空間内の連続したアドレスのセットに対応する、請求項１に記載のシステム。７．前記システムメモリ領域は、前記統合されたメモリに関連するアドレス空間内のアドレス空間の複数のセットに対応する、請求項１に記載のシステム。８．前記メモリ領域のそれぞれは、別々の連続した物理メモリ領域に対応する、請求項１に記載のシステム。９．前記統合されたメモリは、複数の集積回路チップから構成されている、請求項１に記載のシステム。１０．前記第１および第２のフレームバッファメモリ領域は、それぞれ少なくとも１つの専用の集積回路チップに割り当てられる、請求項９に記載のシステム。１１．少なくとも１つのシステムメモリ空間と第１および第２のフレームバッファ空間とを含む統合されたメモリと、該第１のフレームバッファ空間内に格納されたディスプレイデータを更新する回路と、該第１のフレームバッファ空間内に格納された該ディスプレイデータを更新すると実質的に同時に、対応するディスプレイを生成するために、該第２のフレームバッファ空間内に格納されたディスプレイデータを取り出す回路と、対応する更新されたディスプレイを生成するために、該第１のフレームバッファ空間内に格納されたディスプレイデータを取り出す回路と、を含む処理システム。１２．前記第１のバッファ空間内に格納された前記ディスプレイデータを更新する前記回路は、中央演算処理装置を含む、請求項１１に記載の処理システム。１３．前記第１のフレームバッファ空間内に格納されたデータを取り出す前記回路は、中央演算処理装置を含む、請求項１１に記載の処理システム。１４．前記第２のメモリ空間内に格納されたデータを取り出す前記回路は、中央演算処理装置を含む、請求項１１に記載の処理システム。１５．前記第１のメモリ空間内に格納されたデータを取り出す前記回路は、ディスプレイコントローラを含む、請求項１１に記載の処理システム。１６．前記第２のメモリ空間内に格納されたデータを取り出す前記回路は、ディスプレイコントローラを含む、請求項１１に記載の処理システム。１７．前記統合されたメモリは、単一の集積回路チップ上に構成されている、請求項１１に記載の処理システム。１８．中央演算処理装置と、該中央演算処理装置に接続されたバスと、該バスに接続されたコアロジックと、該コアロジックと該バスとに接続されたディスプレイコントローラと、該コアロジックに接続された統合されたメモリシステムであって、システムメモリ領域と複数のフレームバッファ領域とを提供する、統合されたメモリシステムと、を含む処理システム。１９．前記ＣＰＵは、ディスプレイの更新のために、前記システムバスと前記コアロジックとを介して前記フレームバッファ領域のうちの第１の領域にデータを書込み、且つディスプレイのリフレッシュのために、前記フレームバッファ領域のうちの第２の領域からデータを読出すように動作可能である、請求項１８に記載の処理システム。２０．前記ＣＰＵは、ディスプレイの更新のために、前記システムバスと前記コアロジックとを介して前記フレームバッファ領域のうちの第１の領域にデータを書き込むように動作可能であり、前記ディスプレイコントローラは、ディスプレイのリフレッシュのために、前記フレームバッファ領域のうちの第２の領域からデータを読出すように動作可能である、請求項１８に記載の処理システム。２１．前記統合されたフレームバッファは、複数のメモリデバイスから構成されている、請求項１８に記載の処理システム。２２．前記複数のメモリデバイスのうちの選択されたデバイスは、前記メモリ領域のうちの対応する領域専用である、請求項２１に記載の処理システム。２３．前記フレームバッファ領域のうちの選択された領域は、ビデオフレームバッファを含む、請求項１８に記載の処理システム。２４．前記フレームバッファ領域のうちの選択された領域は、グラフィックフレームバッファを含む、請求項１８に記載の処理システム。２５．前記フレームバッファ領域のうちの選択された領域は、ＭＰＥＧフレームバッファを含む、請求項１８に記載の処理システム。２６．統合されたメモリを、システムメモリと第１および第２のフレームバッファメモリとに分割するステップと、該第１のフレームバッファ内に格納されたディスプレイデータを更新するステップと、該更新するステップ中に、対応するディスプレイを生成するために該第２のフレームバッファ内に格納されたディスプレイデータを取り出すステップと、該更新するステップが完了したときに、対応する更新されたディスプレイを生成するために該第１のフレームバッファ内に格納されたディスプレイデータを取り出すステップと、を含むメモリ管理方法。２７．前記更新するステップは、前記第１のフレームバッファ内の少なくとも１つの位置にＣＰＵから直接書込むサブステップを含む、請求項２６に記載の方法。２８．前記取り出す複数のステップは、関連するディスプレイコントローラにより供給されるアドレスに応答して前記ディスプレイデータを取り出す複数のステップを含む、請求項２６に記載の方法。２９．前記取り出す複数のステップは、ＣＰＵから供給されるアドレスに応答して前記ディスプレイデータを取り出す複数のステップを含む、請求項２６に記載の方法。３０．前記ディスプレイデータは、グラフィックデータを含む、請求項２６に記載の方法。３１．前記ディスプレイデータは、ビデオデータを含む、請求項２６に記載の方法。