JPH026989A - フレーム・バッファ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 従来、フレーム・バッファはモニター・サイズに対して
、より大きなアドレス可能な構成にして図形を描き、モ
ニターに一括して表示できない図形の一部をパンニング
して見たり１表示中のモニター領域以外の位置のフレー
ム・バッファ領域に図形を描き、必要に応じて画面の切
り換えを行なう構造（スプリット・スクリーン構造とも
云う）がしばしばとられてきた、これらは例えば２０４
８Ｘ１０２４ビツトを基本サイズとするフレーム・バッ
ファを８組用意して、これらを水平および垂直方向に配
列して、４０９６Ｘ４０９６ビツトとしたり、ピクセル
方向の配列を行なって２０４８Ｘ１０２４Ｘ８ビツトで
、１ピクセルあたり２５６色のカラー・データを表現可
能としている。

これらは、予め定められたハード・ワイヤーによる配置
配列に従って、前記の構造を作り上げている。この方法
では、基本サイズのフレーム・バッファ　（以下これを
プレーン・ユニットと云う）が増加した場合、すべての
プレーン・ユニットに対して、自由な配置が行ないに＜
＜、結果としてせいぜい４０９６ｘ４０９６あるいは８
１９２Ｘ８１９２ビツト・サイズを限界として、ピクセ
ル方向の増加を行なっているのが現状である。

マルチ・ウィンドウなどのシステムの普及や、フレーム
・バッファのデータを直接ハード°コピー化する要求か
らフレーム・バッファの構造はよりプログラマブルにな
ることが好ましい、あるものは、ｎＸｍブレーン・ユニ
ット数で構成する一方、　１Ｉｊ１時にｌｘｊプレーン
・ユニット数（ｎ＋ｍ＋ｉ＋Ｊはそれぞれ任意の整数）
で別のサイズを持つフレーム・バッファを同一フレーム
・バッファ・システム内で構成することは、それぞれ分
解能や画面サイズが異なる出力装置に対応する上で有効
である。即ち、プレーン・ユニットの増設に伴い、サイ
ズ、ピクセル数が任意に拡張できる構造は荷記の要求を
満足する手段である。

本発明−よ、この構造を実現するための回路構成に関す
るものである９以下、詳細な説明を行なう。

第１図は、本発明に係わる回路構成である。■はプレー
ン・ユニット２８〜２　ｎに共通に入力する下位のアド
レス（１％で、ピクセルの唐き込みあるいは読み出し用
の水平および垂直（フレーム・バッファに対し、Ｘ軸お
よびＹ軸とも云う）アドレスである。このアドレスは、
直線発生器や外部ＣＰＵから与えられるものである。

一方、信号■は記憶素子１のアドレス信号の一部である
。記憶素子はＲＡＭ（Ｒａｎｄａｍａｃａｅｓｓ　　ｍ
ｅｍｏｒｙ）で、スタティック形が通常用いられる。

信号■は、プレーン・ユニットの書き込みおよび読み出
しサイクルでレベルの異なる信号であり第２図のＷＳＣ
信号である。第２図は、プレーン・ユニットを構成する
ＲＡＭを制御するタイム・チャートの一部を示し、ＲＡ
Ｓ、ＣＡＳおよびＷＲはそれぞれ、ロー・アドレス、カ
ラム・アドレスおよび書き込みパルスである。第２図の
、Ａは書き込みタイミング、Ｂは読み出しタイミングを
示し５この２つのタイミングでプレーン・ユニットのア
クセス・サイクルを構成している。

第１図の信号■は、外部ＣＰＵから与えられるデータ・
バスで、記憶素子１にプログラマブルなデータを書き込
むためのものである。信号■は外部ＣＰＵからデータ書
き込みパルスを与えるものである。信号■は第２図のＲ
ＡＳ、ＣＡＳ、ＷＲ倍信号ある。記憶１ＡＰＩの出力信
号はそれぞれ、プレーン・ユニット２８〜２ｎのセレク
ト信号として用いられ、例えば、この信号は第２図に示
すＷ　Ｒ（８号をイネイブル（Ｅｎａｂｌａ）あるいは
マスク（Ｍａｓｋ）する。

また、読み出しサイクルでは第２図に示すＲＡＳあるい
はＣＡＳ信号をイネイブルあるいはマスクする。この結
果、上位アドレスに応じて、予めプログラマブルに設定
されたデータに基づき、プレーン・二ニットを選択する
。即ち、プレーン・ユニノ１−は、ＲＡＭと、また第２
図に示す制御信号と記憶索子１からの信号とのＡＮＤＦ
！ｌ路から成りｑっている。また、記ｔα素子の出力信
号を上位アドレスに無関係にすべてイネイブルに設定す
ればすべてのプレーン・ユニットは同時に同一位置に書
き込みおよび読み出しが可能で、これはプレーンのアド
レス領域の拡大と異なり、ピクセル・ビット増加の構造
となる。

以りから本発明は、フレーム・バッファ・アドレスを記
憶素子に与えて、フレーム・バッファ信号をイネイブル
あるいはマスクする１３号を生成して、アドレッサブル
領域をプログラマブルとしたことを特徴としたフレーム
・バッファ制御回路である。

【図面の簡単な説明】

第１図は１本発明に係わるフレーム・バッファ制御回路
。 第２図は、本発明に係わるフレーム・バッファ制御信号
。 ■　　プレーン・ユニット下位アドレス■　　プレーン
・ユニット上位アドレス■　　プレーン・ユニット書き
込みおよび読み出し信号 ■　　データ・バス ■　　書き込みパルス信号 ■　　プレーン・ユニット制御信号 ■　　記憶素子 ２８〜２０　プレーン・ユニット Ｍ１図 第２図

Claims (1)

【特許請求の範囲】
1. 所定のピクセル数からなるフレーム・バッファを１組の
   プレーン・ユニットとして、少なくとも２組以上のプレ
   ーン・ユニットで構成されたディスプレイ装置のフレー
   ム・バッファ構造において、前記フレーム・バッファに
   対するピクセル・データの書き込みおよび読み出しアド
   レスのうち、プレーン・ユニットの全領域にアドレス可
   能な下位のアドレスと、前記プレーン・ユニットのアド
   レス範囲を超える上位のアドレスをそれぞれ設け、前記
   下位のアドレスは直接プレーン・ユニットへのピクセル
   ・データの書き込みおよび読み出し用アドレスに用い、
   また前記上位のアドレスは、フレーム・バッファと異な
   る記憶素子を設け、この記憶素子のアドレスとするとと
   もに、この記憶素子は、フレーム・バッファとは非同期
   に、プログラマブルなデータを入力可能とした第１の手
   段と、この記憶素子には前記上位のアドレスに加えて、
   プレーン・ユニットの書き込みおよび読み出し状態を示
   す信号をアドレスに用いる第２の手段と、前記それぞれ
   のアドレスに従って出力される前記記憶素子の出力信号
   を、前記プレーン・ユニットに対して、ピクセル・デー
   タの書き込みおよび読み出しイネーブル（Ｅｎａｂｌｅ
   ）信号に用いる第３の手段とをそれぞれもつことによっ
   て、複数のプレーン・ユニットへのアドレスアクセス順
   列を変更して、フレーム・バッファの書き込みおよび読
   み出し可能な範囲およびピクセル・サイズをプログラマ
   ブルとしたフレーム・バッファ制御回路。