JPH026989A - フレーム・バッファ制御回路 - Google Patents
フレーム・バッファ制御回路Info
- Publication number
- JPH026989A JPH026989A JP62283787A JP28378787A JPH026989A JP H026989 A JPH026989 A JP H026989A JP 62283787 A JP62283787 A JP 62283787A JP 28378787 A JP28378787 A JP 28378787A JP H026989 A JPH026989 A JP H026989A
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- Japan
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- address
- frame buffer
- signal
- storage element
- plane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 24
- 239000007853 buffer solution Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来、フレーム・バッファはモニター・サイズに対して
、より大きなアドレス可能な構成にして図形を描き、モ
ニターに一括して表示できない図形の一部をパンニング
して見たり1表示中のモニター領域以外の位置のフレー
ム・バッファ領域に図形を描き、必要に応じて画面の切
り換えを行なう構造(スプリット・スクリーン構造とも
云う)がしばしばとられてきた、これらは例えば204
8X1024ビツトを基本サイズとするフレーム・バッ
ファを8組用意して、これらを水平および垂直方向に配
列して、4096X4096ビツトとしたり、ピクセル
方向の配列を行なって2048X1024X8ビツトで
、1ピクセルあたり256色のカラー・データを表現可
能としている。
、より大きなアドレス可能な構成にして図形を描き、モ
ニターに一括して表示できない図形の一部をパンニング
して見たり1表示中のモニター領域以外の位置のフレー
ム・バッファ領域に図形を描き、必要に応じて画面の切
り換えを行なう構造(スプリット・スクリーン構造とも
云う)がしばしばとられてきた、これらは例えば204
8X1024ビツトを基本サイズとするフレーム・バッ
ファを8組用意して、これらを水平および垂直方向に配
列して、4096X4096ビツトとしたり、ピクセル
方向の配列を行なって2048X1024X8ビツトで
、1ピクセルあたり256色のカラー・データを表現可
能としている。
これらは、予め定められたハード・ワイヤーによる配置
配列に従って、前記の構造を作り上げている。この方法
では、基本サイズのフレーム・バッファ (以下これを
プレーン・ユニットと云う)が増加した場合、すべての
プレーン・ユニットに対して、自由な配置が行ないに<
<、結果としてせいぜい4096x4096あるいは8
192X8192ビツト・サイズを限界として、ピクセ
ル方向の増加を行なっているのが現状である。
配列に従って、前記の構造を作り上げている。この方法
では、基本サイズのフレーム・バッファ (以下これを
プレーン・ユニットと云う)が増加した場合、すべての
プレーン・ユニットに対して、自由な配置が行ないに<
<、結果としてせいぜい4096x4096あるいは8
192X8192ビツト・サイズを限界として、ピクセ
ル方向の増加を行なっているのが現状である。
マルチ・ウィンドウなどのシステムの普及や、フレーム
・バッファのデータを直接ハード°コピー化する要求か
らフレーム・バッファの構造はよりプログラマブルにな
ることが好ましい、あるものは、nXmブレーン・ユニ
ット数で構成する一方、 1Ij1時にlxjプレーン
・ユニット数(n+m+i+Jはそれぞれ任意の整数)
で別のサイズを持つフレーム・バッファを同一フレーム
・バッファ・システム内で構成することは、それぞれ分
解能や画面サイズが異なる出力装置に対応する上で有効
である。即ち、プレーン・ユニットの増設に伴い、サイ
ズ、ピクセル数が任意に拡張できる構造は荷記の要求を
満足する手段である。
・バッファのデータを直接ハード°コピー化する要求か
らフレーム・バッファの構造はよりプログラマブルにな
ることが好ましい、あるものは、nXmブレーン・ユニ
ット数で構成する一方、 1Ij1時にlxjプレーン
・ユニット数(n+m+i+Jはそれぞれ任意の整数)
で別のサイズを持つフレーム・バッファを同一フレーム
・バッファ・システム内で構成することは、それぞれ分
解能や画面サイズが異なる出力装置に対応する上で有効
である。即ち、プレーン・ユニットの増設に伴い、サイ
ズ、ピクセル数が任意に拡張できる構造は荷記の要求を
満足する手段である。
本発明−よ、この構造を実現するための回路構成に関す
るものである9以下、詳細な説明を行なう。
るものである9以下、詳細な説明を行なう。
第1図は、本発明に係わる回路構成である。■はプレー
ン・ユニット28〜2 nに共通に入力する下位のアド
レス(1%で、ピクセルの唐き込みあるいは読み出し用
の水平および垂直(フレーム・バッファに対し、X軸お
よびY軸とも云う)アドレスである。このアドレスは、
直線発生器や外部CPUから与えられるものである。
ン・ユニット28〜2 nに共通に入力する下位のアド
レス(1%で、ピクセルの唐き込みあるいは読み出し用
の水平および垂直(フレーム・バッファに対し、X軸お
よびY軸とも云う)アドレスである。このアドレスは、
直線発生器や外部CPUから与えられるものである。
一方、信号■は記憶素子1のアドレス信号の一部である
。記憶素子はRAM(Randamacaess m
emory)で、スタティック形が通常用いられる。
。記憶素子はRAM(Randamacaess m
emory)で、スタティック形が通常用いられる。
信号■は、プレーン・ユニットの書き込みおよび読み出
しサイクルでレベルの異なる信号であり第2図のWSC
信号である。第2図は、プレーン・ユニットを構成する
RAMを制御するタイム・チャートの一部を示し、RA
S、CASおよびWRはそれぞれ、ロー・アドレス、カ
ラム・アドレスおよび書き込みパルスである。第2図の
、Aは書き込みタイミング、Bは読み出しタイミングを
示し5この2つのタイミングでプレーン・ユニットのア
クセス・サイクルを構成している。
しサイクルでレベルの異なる信号であり第2図のWSC
信号である。第2図は、プレーン・ユニットを構成する
RAMを制御するタイム・チャートの一部を示し、RA
S、CASおよびWRはそれぞれ、ロー・アドレス、カ
ラム・アドレスおよび書き込みパルスである。第2図の
、Aは書き込みタイミング、Bは読み出しタイミングを
示し5この2つのタイミングでプレーン・ユニットのア
クセス・サイクルを構成している。
第1図の信号■は、外部CPUから与えられるデータ・
バスで、記憶素子1にプログラマブルなデータを書き込
むためのものである。信号■は外部CPUからデータ書
き込みパルスを与えるものである。信号■は第2図のR
AS、CAS、WR倍信号ある。記憶1APIの出力信
号はそれぞれ、プレーン・ユニット28〜2nのセレク
ト信号として用いられ、例えば、この信号は第2図に示
すW R(8号をイネイブル(Enabla)あるいは
マスク(Mask)する。
バスで、記憶素子1にプログラマブルなデータを書き込
むためのものである。信号■は外部CPUからデータ書
き込みパルスを与えるものである。信号■は第2図のR
AS、CAS、WR倍信号ある。記憶1APIの出力信
号はそれぞれ、プレーン・ユニット28〜2nのセレク
ト信号として用いられ、例えば、この信号は第2図に示
すW R(8号をイネイブル(Enabla)あるいは
マスク(Mask)する。
また、読み出しサイクルでは第2図に示すRASあるい
はCAS信号をイネイブルあるいはマスクする。この結
果、上位アドレスに応じて、予めプログラマブルに設定
されたデータに基づき、プレーン・二ニットを選択する
。即ち、プレーン・ユニノ1−は、RAMと、また第2
図に示す制御信号と記憶索子1からの信号とのANDF
!l路から成りqっている。また、記tα素子の出力信
号を上位アドレスに無関係にすべてイネイブルに設定す
ればすべてのプレーン・ユニットは同時に同一位置に書
き込みおよび読み出しが可能で、これはプレーンのアド
レス領域の拡大と異なり、ピクセル・ビット増加の構造
となる。
はCAS信号をイネイブルあるいはマスクする。この結
果、上位アドレスに応じて、予めプログラマブルに設定
されたデータに基づき、プレーン・二ニットを選択する
。即ち、プレーン・ユニノ1−は、RAMと、また第2
図に示す制御信号と記憶索子1からの信号とのANDF
!l路から成りqっている。また、記tα素子の出力信
号を上位アドレスに無関係にすべてイネイブルに設定す
ればすべてのプレーン・ユニットは同時に同一位置に書
き込みおよび読み出しが可能で、これはプレーンのアド
レス領域の拡大と異なり、ピクセル・ビット増加の構造
となる。
以りから本発明は、フレーム・バッファ・アドレスを記
憶素子に与えて、フレーム・バッファ信号をイネイブル
あるいはマスクする13号を生成して、アドレッサブル
領域をプログラマブルとしたことを特徴としたフレーム
・バッファ制御回路である。
憶素子に与えて、フレーム・バッファ信号をイネイブル
あるいはマスクする13号を生成して、アドレッサブル
領域をプログラマブルとしたことを特徴としたフレーム
・バッファ制御回路である。
第1図は1本発明に係わるフレーム・バッファ制御回路
。 第2図は、本発明に係わるフレーム・バッファ制御信号
。 ■ プレーン・ユニット下位アドレス■ プレーン
・ユニット上位アドレス■ プレーン・ユニット書き
込みおよび読み出し信号 ■ データ・バス ■ 書き込みパルス信号 ■ プレーン・ユニット制御信号 ■ 記憶素子 28〜20 プレーン・ユニット M1図 第2図
。 第2図は、本発明に係わるフレーム・バッファ制御信号
。 ■ プレーン・ユニット下位アドレス■ プレーン
・ユニット上位アドレス■ プレーン・ユニット書き
込みおよび読み出し信号 ■ データ・バス ■ 書き込みパルス信号 ■ プレーン・ユニット制御信号 ■ 記憶素子 28〜20 プレーン・ユニット M1図 第2図
Claims (1)
- 所定のピクセル数からなるフレーム・バッファを1組の
プレーン・ユニットとして、少なくとも2組以上のプレ
ーン・ユニットで構成されたディスプレイ装置のフレー
ム・バッファ構造において、前記フレーム・バッファに
対するピクセル・データの書き込みおよび読み出しアド
レスのうち、プレーン・ユニットの全領域にアドレス可
能な下位のアドレスと、前記プレーン・ユニットのアド
レス範囲を超える上位のアドレスをそれぞれ設け、前記
下位のアドレスは直接プレーン・ユニットへのピクセル
・データの書き込みおよび読み出し用アドレスに用い、
また前記上位のアドレスは、フレーム・バッファと異な
る記憶素子を設け、この記憶素子のアドレスとするとと
もに、この記憶素子は、フレーム・バッファとは非同期
に、プログラマブルなデータを入力可能とした第1の手
段と、この記憶素子には前記上位のアドレスに加えて、
プレーン・ユニットの書き込みおよび読み出し状態を示
す信号をアドレスに用いる第2の手段と、前記それぞれ
のアドレスに従って出力される前記記憶素子の出力信号
を、前記プレーン・ユニットに対して、ピクセル・デー
タの書き込みおよび読み出しイネーブル(Enable
)信号に用いる第3の手段とをそれぞれもつことによっ
て、複数のプレーン・ユニットへのアドレスアクセス順
列を変更して、フレーム・バッファの書き込みおよび読
み出し可能な範囲およびピクセル・サイズをプログラマ
ブルとしたフレーム・バッファ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62283787A JPH026989A (ja) | 1987-11-09 | 1987-11-09 | フレーム・バッファ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62283787A JPH026989A (ja) | 1987-11-09 | 1987-11-09 | フレーム・バッファ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH026989A true JPH026989A (ja) | 1990-01-11 |
Family
ID=17670130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62283787A Pending JPH026989A (ja) | 1987-11-09 | 1987-11-09 | フレーム・バッファ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH026989A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57127980A (en) * | 1981-01-28 | 1982-08-09 | Fujitsu Ltd | Video storage device |
JPS5862686A (ja) * | 1981-10-09 | 1983-04-14 | 株式会社日立メデイコ | 画像メモリ装置 |
-
1987
- 1987-11-09 JP JP62283787A patent/JPH026989A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57127980A (en) * | 1981-01-28 | 1982-08-09 | Fujitsu Ltd | Video storage device |
JPS5862686A (ja) * | 1981-10-09 | 1983-04-14 | 株式会社日立メデイコ | 画像メモリ装置 |
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