JPH0112308Y2 - - Google Patents
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- JPH0112308Y2 JPH0112308Y2 JP3542183U JP3542183U JPH0112308Y2 JP H0112308 Y2 JPH0112308 Y2 JP H0112308Y2 JP 3542183 U JP3542183 U JP 3542183U JP 3542183 U JP3542183 U JP 3542183U JP H0112308 Y2 JPH0112308 Y2 JP H0112308Y2
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- 101100004188 Arabidopsis thaliana BARD1 gene Proteins 0.000 description 1
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Description
【考案の詳細な説明】
（技術分野）
本考案は文字処理装置に使用される図形文字パ
ターン記憶メモリ所謂フオントメモリのアドレツ
シング回路に関するものである。
ターン記憶メモリ所謂フオントメモリのアドレツ
シング回路に関するものである。
（従来技術）
図形文字（JIS−Ｃ−6226にて規定される文字）
パターンは図形文字コード（２バイト）の他に字
種・書体等の種々の属性を有している。ここで字
種は１文字のサイズを示し32×32ドツト、24×24
ドツト等が有る。又書体は明朝体・ゴシツク体等
が有る。この様な図形文字パターンを記憶するフ
オントメモリのアドレツシング回路は従来第１図
の如く構成されていた。第１図において１はテー
ブルメモリ、２は加算器、３はフオントメモリで
ある。この様に構成されたフオントメモリ３のア
ドレツシング回路の動作を第２図を用いて以下に
説明する。先ず図形文字パターンの属性及び図形
文字コードをアドレス情報としてテーブルメモリ
１に与える。（第２図のＭ番地） 次にテーブルメモリ１のＭ番地のデータｍを読
み出し加算器２に与え、図示せぬ他の回路から与
えられるROW番号との加算を行ないその出力を
アドレス情報としてフオントメモリ３に与える。
（第２図ｍ，ｍ＋１，…，ｍ＋ｎ−１） 例えば第２図の１フオントブロツク（以下１つ
の図形文字パターン情報を１フオントブロツクと
する）のROW0をアドレツシングする場合には
第１図のROW番号を“０”として加算器２でテ
ーブルメモリ１の出力データ（第２図における
ｍ）と加算する。従つて、第２図の如く或る１フ
オントブロツクのROW0のアドレスｍが得られ
る。同様にしてROW1はｍ＋１，ROWn−１は
ｍ＋ｎ−１の如きアドレスとなることは当然であ
る。
パターンは図形文字コード（２バイト）の他に字
種・書体等の種々の属性を有している。ここで字
種は１文字のサイズを示し32×32ドツト、24×24
ドツト等が有る。又書体は明朝体・ゴシツク体等
が有る。この様な図形文字パターンを記憶するフ
オントメモリのアドレツシング回路は従来第１図
の如く構成されていた。第１図において１はテー
ブルメモリ、２は加算器、３はフオントメモリで
ある。この様に構成されたフオントメモリ３のア
ドレツシング回路の動作を第２図を用いて以下に
説明する。先ず図形文字パターンの属性及び図形
文字コードをアドレス情報としてテーブルメモリ
１に与える。（第２図のＭ番地） 次にテーブルメモリ１のＭ番地のデータｍを読
み出し加算器２に与え、図示せぬ他の回路から与
えられるROW番号との加算を行ないその出力を
アドレス情報としてフオントメモリ３に与える。
（第２図ｍ，ｍ＋１，…，ｍ＋ｎ−１） 例えば第２図の１フオントブロツク（以下１つ
の図形文字パターン情報を１フオントブロツクと
する）のROW0をアドレツシングする場合には
第１図のROW番号を“０”として加算器２でテ
ーブルメモリ１の出力データ（第２図における
ｍ）と加算する。従つて、第２図の如く或る１フ
オントブロツクのROW0のアドレスｍが得られ
る。同様にしてROW1はｍ＋１，ROWn−１は
ｍ＋ｎ−１の如きアドレスとなることは当然であ
る。
しかしながらこの様に構成されたフオントメモ
リのアドレツシング回路においては属性及び図形
文字コードを一つのテーブルメモリで管理してい
るのでテーブルメモリの記憶容量が増大し、物理
的にコンパクトにまとまらないという欠点があつ
た。
リのアドレツシング回路においては属性及び図形
文字コードを一つのテーブルメモリで管理してい
るのでテーブルメモリの記憶容量が増大し、物理
的にコンパクトにまとまらないという欠点があつ
た。
（考案の目的）
本考案はこの点に鑑みてなされたもので目的と
するところはメモリ容量の少ないフオントメモリ
アドレツシング回路を提供することである。
するところはメモリ容量の少ないフオントメモリ
アドレツシング回路を提供することである。
さらに目的とするところはJIS−Ｃ−6220，JIS
−Ｃ−6226図形文字コード体系のどちらでもフオ
ントメモリをアクセスできるフオントメモリアド
レツシング回路を提供することである。
−Ｃ−6226図形文字コード体系のどちらでもフオ
ントメモリをアクセスできるフオントメモリアド
レツシング回路を提供することである。
（考案の構成）
本考案は図形文字の属性に対応してテーブルメ
モリを複数ページに分割し、該テーブルメモリの
各ページには図形文字コードの第１コードが指示
する行の先頭図形文字パターンの先頭ROWが格
納されるフオントメモリアドレスを格納し、図形
文字コードの第２コードが指示する列の図形文字
パターンの先頭ROWが格納されるフオントメモ
リアドレスと上記先頭図形文字パターンの先頭
ROWが格納されるフオントメモリアドレスとの
オフセツトアドレスを定数メモリに格納し、JIS
−Ｃ−6220に基づくときには上記テーブルメモリ
と図形文字パターンのROW番号を加算しこれを
フオントメモリアドレスとし、JIS−Ｃ−6226に
基づくときには上記テーブルメモリと上記定数メ
モリを加算し、さらにこの加算結果と図形文字パ
ターンのROW番号を加算しこれをフオントメモ
リアドレスとすることにより、フオントメモリの
アドレツシング回路を構成する。
モリを複数ページに分割し、該テーブルメモリの
各ページには図形文字コードの第１コードが指示
する行の先頭図形文字パターンの先頭ROWが格
納されるフオントメモリアドレスを格納し、図形
文字コードの第２コードが指示する列の図形文字
パターンの先頭ROWが格納されるフオントメモ
リアドレスと上記先頭図形文字パターンの先頭
ROWが格納されるフオントメモリアドレスとの
オフセツトアドレスを定数メモリに格納し、JIS
−Ｃ−6220に基づくときには上記テーブルメモリ
と図形文字パターンのROW番号を加算しこれを
フオントメモリアドレスとし、JIS−Ｃ−6226に
基づくときには上記テーブルメモリと上記定数メ
モリを加算し、さらにこの加算結果と図形文字パ
ターンのROW番号を加算しこれをフオントメモ
リアドレスとすることにより、フオントメモリの
アドレツシング回路を構成する。
（実施例）
第３図はJIS−Ｃ−6226に基づく図形文字コー
ド配置図を示し第１コード（１バイト）、第２コ
ード（１バイト）により構成される。又、図形文
字パターン位置を表わすため行、列を用いて各々
上記第１コード、第２コードに対応させる。第３
図において枠外の２１，２２，７Ｅ，Ａ１，FE
は16進数を表わし、Ｌ（21，21），Ｌ（21，22），Ｌ
（21，7E）は21行の21列、22列、7E列の図形文
字、Ｌ（22，21），Ｌ（22，22），Ｌ（22，7E）は22
行の21列、22列、7E列の図形文字、Ｌ（7E，21），
Ｌ（7E，22），Ｌ（7E，7E）は7E行の21列、22列、
7E列の図形文字を表わす。
ド配置図を示し第１コード（１バイト）、第２コ
ード（１バイト）により構成される。又、図形文
字パターン位置を表わすため行、列を用いて各々
上記第１コード、第２コードに対応させる。第３
図において枠外の２１，２２，７Ｅ，Ａ１，FE
は16進数を表わし、Ｌ（21，21），Ｌ（21，22），Ｌ
（21，7E）は21行の21列、22列、7E列の図形文
字、Ｌ（22，21），Ｌ（22，22），Ｌ（22，7E）は22
行の21列、22列、7E列の図形文字、Ｌ（7E，21），
Ｌ（7E，22），Ｌ（7E，7E）は7E行の21列、22列、
7E列の図形文字を表わす。
第４図はフオントメモリ３の記憶空間の一部
（第３図21行の図形文字が格納される場所）を示
し、Ａは21行の図形文字パターン94個分が格納さ
れる記憶空間の先頭アドレス、ｎは１図形文字パ
ターンを構成するロー（ROW）数、例えば１図
形文字パターンが32×32ビツト、フオントメモリ
３のビツト幅32ビツト構成のときｎ＝32×32／32＝ 32である。
（第３図21行の図形文字が格納される場所）を示
し、Ａは21行の図形文字パターン94個分が格納さ
れる記憶空間の先頭アドレス、ｎは１図形文字パ
ターンを構成するロー（ROW）数、例えば１図
形文字パターンが32×32ビツト、フオントメモリ
３のビツト幅32ビツト構成のときｎ＝32×32／32＝ 32である。
第５図は本考案の一実施例を示すフオントメモ
リのアドレツシング回路であり、４は前記図形文
字属性（モード、字種、書体）に基づきテーブル
メモリ５を複数ページに分割するページメモリ、
５はJIS−Ｃ−6220，JIS−Ｃ−6226に基づく図形
文字コードの第１コードと上記ページメモリ４の
出力とにより第３図各行の先頭図形文字Ｌ（21，
21）、Ｌ（22，21）…，Ｌ（7E，21）が格納される
先頭アドレス（例えば第４図でＬ（21，21）の
ROW0が格納されるアドレスＡ）を格納するテ
ーブルメモリ、第５図６は字種とJIS−Ｃ−6226
に基づく図形文字コードの第２コードとにより第
４図アドレスの第２項“０×ｎ”，“１×ｎ”，…
“93×ｎ”、すなわち各行における図形文字パター
ンの先頭図形文字パターンからのオフセツトアド
レス値を各納する定数メモリである。第５図７，
８，９は各々加算器であり、加算器７は第３図太
枠で示す各行の先頭図形文字Ｌ（21，21），Ｌ（22，
21），…，Ｌ（7E，21）のROW0からROWn−１
のパターンが格納されるフオントメモリアドレス
（第４図においてＡからＡ＋ｎ−１）をテーブル
メモリ５とROW番号とにより出力する。加算器
８はテーブルメモリ５の出力と定数メモリ６の出
力とにより各行における各図形文字パターンの
ROW0が格納されるフオントメモリアドレス
（第４図においてＡ，Ａ＋１×ｎ，…，Ａ＋93×
ｎ）を出力する。加算器９は加算器８の出力と
ROW番号とにより各図形文字パターンのROW0
からROWn−１のパターンが格納されるフオン
トメモリアドレスを出力する。第５図１０はモー
ド（JIS−Ｃ−6220，JIS−Ｃ−6226）により加算
器７の出力と加算器９の出力のどちらをフオント
メモリ３のアドレスとするかを決める切替ゲート
であり、JIS−Ｃ−6220のときは加算器７、JIS−
Ｃ−6226のときは加算器９を選択する。次に第５
図のフオントメモリのアドレツシング回路の動作
を説明する。
リのアドレツシング回路であり、４は前記図形文
字属性（モード、字種、書体）に基づきテーブル
メモリ５を複数ページに分割するページメモリ、
５はJIS−Ｃ−6220，JIS−Ｃ−6226に基づく図形
文字コードの第１コードと上記ページメモリ４の
出力とにより第３図各行の先頭図形文字Ｌ（21，
21）、Ｌ（22，21）…，Ｌ（7E，21）が格納される
先頭アドレス（例えば第４図でＬ（21，21）の
ROW0が格納されるアドレスＡ）を格納するテ
ーブルメモリ、第５図６は字種とJIS−Ｃ−6226
に基づく図形文字コードの第２コードとにより第
４図アドレスの第２項“０×ｎ”，“１×ｎ”，…
“93×ｎ”、すなわち各行における図形文字パター
ンの先頭図形文字パターンからのオフセツトアド
レス値を各納する定数メモリである。第５図７，
８，９は各々加算器であり、加算器７は第３図太
枠で示す各行の先頭図形文字Ｌ（21，21），Ｌ（22，
21），…，Ｌ（7E，21）のROW0からROWn−１
のパターンが格納されるフオントメモリアドレス
（第４図においてＡからＡ＋ｎ−１）をテーブル
メモリ５とROW番号とにより出力する。加算器
８はテーブルメモリ５の出力と定数メモリ６の出
力とにより各行における各図形文字パターンの
ROW0が格納されるフオントメモリアドレス
（第４図においてＡ，Ａ＋１×ｎ，…，Ａ＋93×
ｎ）を出力する。加算器９は加算器８の出力と
ROW番号とにより各図形文字パターンのROW0
からROWn−１のパターンが格納されるフオン
トメモリアドレスを出力する。第５図１０はモー
ド（JIS−Ｃ−6220，JIS−Ｃ−6226）により加算
器７の出力と加算器９の出力のどちらをフオント
メモリ３のアドレスとするかを決める切替ゲート
であり、JIS−Ｃ−6220のときは加算器７、JIS−
Ｃ−6226のときは加算器９を選択する。次に第５
図のフオントメモリのアドレツシング回路の動作
を説明する。
先ず、属性（モード、字種、書体）を図示せぬ
他の回路を介してページメモリ４に入力し、テー
ブルメモリ５内の所定のページを選択する。次に
テーブルメモリ５に図示せぬ他の回路を介して与
えられる図形文字コードの第１コードとページメ
モリ４の出力とを入力し第１コードで指示される
行の先頭図形文字パターンの先頭フオントメモリ
アドレス（第４図においてアドレスＡ）を読み出
し加算器７、加算器８に入力する。さらに定数メ
モリ６に図示せぬ他の回路を介して与えられる図
形文字コードの第２コードと字種とを入力し第２
コードで指示される図形文字パターン格納アドレ
スの先頭図形文字パターン格納アドレスからのオ
フセツトアドレス値（第４図においてアドレスの
第２項０×ｎ，１×ｎ，…，93×ｎ）を読み出し
加算器８に入力する。加算器８では上記テーブル
メモリ５の出力と定数メモリ６の出力とにより各
図形文字パターンのROW0が格納されるフオン
トメモリアドレスを演算し（第４図においてアド
レスＡ，Ａ＋１×ｎ，…，Ａ＋93×ｎ）、その出
力を加算器９に入力する。ここで図示せぬ他の回
路を介して加算器７及び加算器９にROW番号
（第４図において０からｎ−１）を入力し対応す
るROWの図形文字パターン格納アドレスを求め
切替回路１０を操作してモードがJIS−Ｃ−6220
なら加算器７の出力をフオントメモリアドレスと
し又、JIS−Ｃ−6226なら加算器９の出力をフオ
ントメモリアドレスとする。
他の回路を介してページメモリ４に入力し、テー
ブルメモリ５内の所定のページを選択する。次に
テーブルメモリ５に図示せぬ他の回路を介して与
えられる図形文字コードの第１コードとページメ
モリ４の出力とを入力し第１コードで指示される
行の先頭図形文字パターンの先頭フオントメモリ
アドレス（第４図においてアドレスＡ）を読み出
し加算器７、加算器８に入力する。さらに定数メ
モリ６に図示せぬ他の回路を介して与えられる図
形文字コードの第２コードと字種とを入力し第２
コードで指示される図形文字パターン格納アドレ
スの先頭図形文字パターン格納アドレスからのオ
フセツトアドレス値（第４図においてアドレスの
第２項０×ｎ，１×ｎ，…，93×ｎ）を読み出し
加算器８に入力する。加算器８では上記テーブル
メモリ５の出力と定数メモリ６の出力とにより各
図形文字パターンのROW0が格納されるフオン
トメモリアドレスを演算し（第４図においてアド
レスＡ，Ａ＋１×ｎ，…，Ａ＋93×ｎ）、その出
力を加算器９に入力する。ここで図示せぬ他の回
路を介して加算器７及び加算器９にROW番号
（第４図において０からｎ−１）を入力し対応す
るROWの図形文字パターン格納アドレスを求め
切替回路１０を操作してモードがJIS−Ｃ−6220
なら加算器７の出力をフオントメモリアドレスと
し又、JIS−Ｃ−6226なら加算器９の出力をフオ
ントメモリアドレスとする。
（考案の効果）
以上の様に本考案は図形文字の属性に対応して
テーブルメモリを複数ページに分割し、該テーブ
ルメモリの各ページには図形文字コードの第１コ
ードが指示する行の先頭図形文字パターンの先頭
ROWが格納されるフオントメモリアドレスを格
納し、図形文字コードの第２コードが指示する列
の図形文字パターンの先頭ROWが格納されるフ
オントメモリアドレスと上記先頭図形文字パター
ンの先頭ROWが格納されるフオントメモリアド
レスとのオフセツトアドレスを定数メモリに格納
し、JIS−Ｃ−6220に基づくときには上記テーブ
ルメモリと図形文字パターンのROW番号を加算
しこれをフオントメモリアドレスとし、JIS−Ｃ
−6226に基づくときには上記テーブルメモリと上
記定数メモリを加算し、さらにこの加算結果と図
形文字パターンのROW番号を加算しこれをフオ
ントメモリアドレスとすることにより、フオント
メモリのアドレツシング回路のメモリ容量が減少
する利点があり、さらにJIS−Ｃ−6220，JIS−Ｃ
−6226のどちらでもフオントメモリをアクセスで
きる利点がある。
テーブルメモリを複数ページに分割し、該テーブ
ルメモリの各ページには図形文字コードの第１コ
ードが指示する行の先頭図形文字パターンの先頭
ROWが格納されるフオントメモリアドレスを格
納し、図形文字コードの第２コードが指示する列
の図形文字パターンの先頭ROWが格納されるフ
オントメモリアドレスと上記先頭図形文字パター
ンの先頭ROWが格納されるフオントメモリアド
レスとのオフセツトアドレスを定数メモリに格納
し、JIS−Ｃ−6220に基づくときには上記テーブ
ルメモリと図形文字パターンのROW番号を加算
しこれをフオントメモリアドレスとし、JIS−Ｃ
−6226に基づくときには上記テーブルメモリと上
記定数メモリを加算し、さらにこの加算結果と図
形文字パターンのROW番号を加算しこれをフオ
ントメモリアドレスとすることにより、フオント
メモリのアドレツシング回路のメモリ容量が減少
する利点があり、さらにJIS−Ｃ−6220，JIS−Ｃ
−6226のどちらでもフオントメモリをアクセスで
きる利点がある。
第１図は従来のフオントメモリアドレツシング
回路、第２図は第１図の動作説明図、第３図は
JIS−Ｃ−6226図形文字コード配置図、第４図は
フオントメモリの記憶空間を示す図、第５図は本
考案の一実施例を示すフオントメモリアドレツシ
ング回路である。 ４……ページメモリ、５……テーブルメモリ、
６……定数メモリ、７，８，９……加算器、１０
……切替回路。
回路、第２図は第１図の動作説明図、第３図は
JIS−Ｃ−6226図形文字コード配置図、第４図は
フオントメモリの記憶空間を示す図、第５図は本
考案の一実施例を示すフオントメモリアドレツシ
ング回路である。 ４……ページメモリ、５……テーブルメモリ、
６……定数メモリ、７，８，９……加算器、１０
……切替回路。
Claims (1)
- 図形文字パターンを複数のロー（ROW）に分
割して格納するフオントメモリにおいて、図形文
字の属性に基づきテーブルメモリを複数ページに
分割するページメモリと、該テーブルメモリであ
つて図形文字コードの第１コードが示す行の先頭
図形文字パターンの先頭ROWが格納される第１
のフオントメモリアドレスを格納するテーブルメ
モリと、図形文字コードの第２コードが示す列の
図形文字パターンの先頭ROWが格納される第２
のフオントメモリアドレスと上記第１のフオント
メモリアドレスとのオフセツトアドレスを格納す
る定数メモリと、図形文字パターンのROW位置
を指示するROW番号と上記テーブルメモリが出
力する第１のフオントメモリアドレスとを加算
し、図形文字コードの第１コードが示す行の先頭
図形文字パターンが格納されるフオントメモリア
ドレスを出力する第１の加算器と、上記テーブル
メモリが出力する第１のフオントメモリアドレス
と上記定数メモリが出力するオフセツトアドレス
とを加算し上記第２のフオントメモリアドレスを
出力する第２の加算器と、該第２の加算器出力と
上記ROW番号とを加算し各図形文字パターンが
格納されるフオントメモリアドレスを出力する第
３の加算器と、第１の加算器と第３の加算器とを
選択切替する切替回路を具備したことを特徴とす
るフオントメモリのアドレツシング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3542183U JPS59142999U (ja) | 1983-03-14 | 1983-03-14 | フオントメモリのアドレツシング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3542183U JPS59142999U (ja) | 1983-03-14 | 1983-03-14 | フオントメモリのアドレツシング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59142999U JPS59142999U (ja) | 1984-09-25 |
| JPH0112308Y2 true JPH0112308Y2 (ja) | 1989-04-11 |
Family
ID=30166118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3542183U Granted JPS59142999U (ja) | 1983-03-14 | 1983-03-14 | フオントメモリのアドレツシング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59142999U (ja) |
-
1983
- 1983-03-14 JP JP3542183U patent/JPS59142999U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59142999U (ja) | 1984-09-25 |
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