JPS59142999U - フオントメモリのアドレツシング回路 - Google Patents

フオントメモリのアドレツシング回路

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JPS59142999U
JPS59142999U JP3542183U JP3542183U JPS59142999U JP S59142999 U JPS59142999 U JP S59142999U JP 3542183 U JP3542183 U JP 3542183U JP 3542183 U JP3542183 U JP 3542183U JP S59142999 U JPS59142999 U JP S59142999U
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JP
Japan
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font memory
graphic character
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font
memory
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JP3542183U
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JPH0112308Y2 (ja
Inventor
峰本　茂樹
久下　利博
Original Assignee
沖電気工業株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のフオシトメモリアドレッシング回路、第
２図は第１図の動作説明図、第３図はＪＩＳ−Ｃ−６２
２６図形文字コード配置図、第４図はフォントメモリの
記憶空間を示す図、第５図は本考案の一実施例を示すフ
ォントメモリアドレッシング回路である。、 ４・・・ページメモリ、５・・・テーブルメモ゛す、６
・・・定数メモリ、？、　　８．　９・・・加算器、１
０・・・切替回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 図形文字パターンを複数のローＲＯＷに分割して格納す
    るフォントメモリにおいて、固形文字の属性に基づきテ
    ーブルメモリを複数ページに分割するページメモリと、
    該テーブルメモリであって図形文字コードの第１コード
    が示す行の先頭図形文字パターンの先頭パターンの先頭
    ５ＲＯＷが格納される第１のフォントメモリアドレスを
    格納するテーブルメモリと、図形文字コードの第２コー
    ドが示す列の図形文字パターンの先頭ＲＯＷが格納され
    る第２のフォントメモリアドレスと上記第１のフォント
    メモリアドレスとのオフセットアドレスを格納する定数
    メモリと、図形文字パターンのＲＯＷ位置を指示するＲ
    ＯＷ番号と上記テーブルメモリが出力する第１のフォン
    トメモリアドレスとを加算し、図形文字コードの第１コ
    ードが示す行の先頭図形文字パターンが格納されるフォ
    ントメモリアドレスを出力する第１の加算器と、項記テ
    ーブルメモリが出力する第１のフォントメモリアドレス
    と上記定数メモリが出力するオフセットアドレスとを加
    算し上記第２のフォントメモリアドレスを出力する第２
    の加算器と、該第２の加算器出力と上記ＲＯＷ番号とを
    加算し各図形文字パターンが格納されるフォントメモリ
    アドレスを出力する第３の加算器と、第１の加算器と第
    ３の加算器とを選択切替する切替回路を具備したことを
    特徴とするフォントメモリのアドレッシング回路。
JP3542183U 1983-03-14 1983-03-14 フオントメモリのアドレツシング回路 Granted JPS59142999U (ja)

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JPS59142999U true JPS59142999U (ja) 1984-09-25
JPH0112308Y2 JPH0112308Y2 (ja) 1989-04-11

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