JPS61250729A - シフタ回路 - Google Patents
シフタ回路Info
- Publication number
- JPS61250729A JPS61250729A JP60092460A JP9246085A JPS61250729A JP S61250729 A JPS61250729 A JP S61250729A JP 60092460 A JP60092460 A JP 60092460A JP 9246085 A JP9246085 A JP 9246085A JP S61250729 A JPS61250729 A JP S61250729A
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- JP
- Japan
- Prior art keywords
- shift
- write
- shifter
- word
- pattern data
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ビットマツプメモリ等にパターンデータの書込み操作を
行うとき、該メモリの書込み単位に書込み情報を整列せ
しめるシフタ回路であって、書込み単位の２倍の連続し
たパターンデータをレジスタに格納し所定量シフトした
後書込み単位に選択取り出すシフタ回路を提供する。
行うとき、該メモリの書込み単位に書込み情報を整列せ
しめるシフタ回路であって、書込み単位の２倍の連続し
たパターンデータをレジスタに格納し所定量シフトした
後書込み単位に選択取り出すシフタ回路を提供する。
そのためシフト後も連続したパターンデータの書込み情
報が得られ、書込み回数の削減、書込み操作の高速化が
可能となる。
報が得られ、書込み回数の削減、書込み操作の高速化が
可能となる。
本発明はピントマツプメモリ等の書込み操作を行うシフ
タ回路の改良に関する。
タ回路の改良に関する。
表示装置、プリンタ等では図形等を出力する場合、１画
面分のパターンデータに対応するメモリ（ビットマツプ
メモリ）を設けて出力情報を格納し、それぞれの出力手
段に応じた読出し方式で出力している。
面分のパターンデータに対応するメモリ（ビットマツプ
メモリ）を設けて出力情報を格納し、それぞれの出力手
段に応じた読出し方式で出力している。
このビットマツプメモリへのパターンデータの書込みは
高速化を図るためワード単位に行われているが、書込み
パターンデータをビットマツプメモリの所定のワード内
アドレスに整列せしめる必要があり、シフタ回路が使用
されている。
高速化を図るためワード単位に行われているが、書込み
パターンデータをビットマツプメモリの所定のワード内
アドレスに整列せしめる必要があり、シフタ回路が使用
されている。
しかし従来のシフタ回路では１ワードごとシフトしてい
たため連続パターンが得られず、書込み操作回数が増大
するとともに制御が複雑となる問題点があった。
たため連続パターンが得られず、書込み操作回数が増大
するとともに制御が複雑となる問題点があった。
そのため高速且つ安価なシフタ回路が求められている。
表示装置における表示移動処理を例として従来のシフタ
回路を説明する。
回路を説明する。
第２図（ａ）はＣＲＴ表示装置のビットマツプメモＩ７
１の構成を表示画面と対応せしめて表したものである。
１の構成を表示画面と対応せしめて表したものである。
図中、０１．０２・・０８はそれぞれ画面の水平方向第
１ラスクの表示情報をビット対応で格納するワード構成
のメモリを示したもので、垂直方向にも同様なメモリが
ラスク分設けられている。
１ラスクの表示情報をビット対応で格納するワード構成
のメモリを示したもので、垂直方向にも同様なメモリが
ラスク分設けられている。
画面上領域２のパターンデータを領域３に移動。
表示せしめる場合、移動元および移動先の先頭アドレス
Ｍ、 Ｎおよび領域２の縦、横のサイズが指定される。
Ｍ、 Ｎおよび領域２の縦、横のサイズが指定される。
上記指定によりビットマ・７プメモリｌの移動元の領域
２のパターンデータが読出され、領域３のアドレスへの
書込み処理が行われるが、この読出し／書込み処理はワ
ード単位で行われるため、移動元と移動先のワード内ア
ドレスを一致させる必要が生じ、シフト操作が行われる
。
２のパターンデータが読出され、領域３のアドレスへの
書込み処理が行われるが、この読出し／書込み処理はワ
ード単位で行われるため、移動元と移動先のワード内ア
ドレスを一致させる必要が生じ、シフト操作が行われる
。
上記シフト操作を第２図（ｂ）に従い説明する。
領域２から領域３への移動処理は、先頭アドレスＭより
水平方向に順次ワード単位にパターンデータを読取り、
シフト操作を行って領域３の該当アドレスに書込み、水
平方向の書込み終了後順次垂直方向に歩進して行われる
。
水平方向に順次ワード単位にパターンデータを読取り、
シフト操作を行って領域３の該当アドレスに書込み、水
平方向の書込み終了後順次垂直方向に歩進して行われる
。
第２図（１））は水平方向ｌラインの領域２ａを領域３
ａに移動する場合の処理方法を示したもので、領域２ａ
のワードアドレスを先頭アドレスＭより順次ワードＯ，
ワード１．ワード２、領域３ａのワードアドレスを先頭
アドレスＮより順次ワードＱ ｆ、ワード１９で示し、
第２図中） −（１）は領域２ａの詳細図、（８）は領
域３ａの詳細図、（２）、 （４）、 （６）はそれぞ
れワード０．１．２の内容を読出したデータ、（３）、
（５）、 （７）は上記データをシフトした状態を示
している。
ａに移動する場合の処理方法を示したもので、領域２ａ
のワードアドレスを先頭アドレスＭより順次ワードＯ，
ワード１．ワード２、領域３ａのワードアドレスを先頭
アドレスＮより順次ワードＱ ｆ、ワード１９で示し、
第２図中） −（１）は領域２ａの詳細図、（８）は領
域３ａの詳細図、（２）、 （４）、 （６）はそれぞ
れワード０．１．２の内容を読出したデータ、（３）、
（５）、 （７）は上記データをシフトした状態を示
している。
■ まずワード０の内容を読取り〔第２図（ｂ） −（
２）〕、アドレスＭ、Ｎのワード内のアドレス差をシフ
ト量〔第２図中）の場合は４ビツト〕として左シフトす
る。
２）〕、アドレスＭ、Ｎのワード内のアドレス差をシフ
ト量〔第２図中）の場合は４ビツト〕として左シフトす
る。
■ 移動先ワード０°に上記情報を■の部分をマスクし
て書き込む。
て書き込む。
■ 続いてワードｌを読取り、４ビツトシフトした後、
回転（ローテーション）した領域■の部分を移動先ワー
ドＯ“に書込み、続いて■の情報をワード１１に書込む
。
回転（ローテーション）した領域■の部分を移動先ワー
ドＯ“に書込み、続いて■の情報をワード１１に書込む
。
■ 上記方法により順次領域２ａの情報を読取り、シフ
トしたＩＪｉｔａ域３ａに書き込む。
トしたＩＪｉｔａ域３ａに書き込む。
上記手順を垂直方向に歩進して繰返し、指定の領域のパ
ターンデータを移動する。
ターンデータを移動する。
上記説明したように、ビットマツプメモリをワード単位
に読出しシフトした後移動先に書込む従来の方式は、書
込回数が増大するとともに複雑な制御が必要で、処理時
間の増大とともに高価になるという問題点を有していた
。
に読出しシフトした後移動先に書込む従来の方式は、書
込回数が増大するとともに複雑な制御が必要で、処理時
間の増大とともに高価になるという問題点を有していた
。
上記従来の問題点は、
連続した書込み情報を該書込み単位に交互に格納する２
組の格納手段（レジスタＡ、Ｂ）と、上記２組の格納手
段に格納された書込み情報を所定量シフトせしめるシフ
ト手段（１０）と、シフトした上記書込み情報を該書込
み単位に選択取り出す手段（１１）と、 を有する本発明のシフタ回路により解決することができ
る。
組の格納手段（レジスタＡ、Ｂ）と、上記２組の格納手
段に格納された書込み情報を所定量シフトせしめるシフ
ト手段（１０）と、シフトした上記書込み情報を該書込
み単位に選択取り出す手段（１１）と、 を有する本発明のシフタ回路により解決することができ
る。
即ち、移動元のパターンデータを読出して、１ワード入
力の２組の格納手段に交互に格納し、２ワード入力のシ
フト手段に入力せしめて順次選択してｌワードごと取り
出すと、その取り出し信号は移動先の書込みワードごと
に連続して整列することになり、移動先該当ワードへの
書込みは１回で完了する。
力の２組の格納手段に交互に格納し、２ワード入力のシ
フト手段に入力せしめて順次選択してｌワードごと取り
出すと、その取り出し信号は移動先の書込みワードごと
に連続して整列することになり、移動先該当ワードへの
書込みは１回で完了する。
本発明の実施例を図を用いて説明する。
第１図（ａ）は本発明のシフタ回路のブロック図、第１
図（ｂ）は動作タイムチャート、第１図（Ｃ） （ｄ）
は本発明の動作原理を説明する図である。
図（ｂ）は動作タイムチャート、第１図（Ｃ） （ｄ）
は本発明の動作原理を説明する図である。
第１図（Ｃ） （ｄ）により左シフト、右シフトのそれ
ぞれについて動作原理を説明する。
ぞれについて動作原理を説明する。
（１）第１図（Ｃ）は左シフトの場合を示すもので、Ａ
。
。
Ｂはそれぞれ１ワードのレジスタ、１０は２ワ一ド幅で
所定量シフト可能且つシフト後の内容を２ワード出力す
るシフタ、１１はマルチプレックサである。
所定量シフト可能且つシフト後の内容を２ワード出力す
るシフタ、１１はマルチプレックサである。
左シフトはまずワード０の内容をＡレジスタに書込み、
続いてワードｌをＢレジスタに書込む。
続いてワードｌをＢレジスタに書込む。
Ａ、Ｂレジスタ２ワードの内容を入力されたシフタ１０
は指定方向に指定量シフトした後出力するが、マルチプ
レクサ１１はシフタ１０の上位１０ａを選択出力する。
は指定方向に指定量シフトした後出力するが、マルチプ
レクサ１１はシフタ１０の上位１０ａを選択出力する。
続いてＡレジスタにワード２を書込み、シフタｌＯの下
位１０ｂを選択出力する。
位１０ｂを選択出力する。
なお上記シフト方向、シフト量は移動元、移動先先頭ア
ドレスにより決定されるものである。
ドレスにより決定されるものである。
（２） 第１図（ｄ）は右シフトの場合を示すもので
、まずワード０をＡレジスタに書込み、マルチプレクサ
１１はシフタ１０の上位１０ａを選択出力する。
、まずワード０をＡレジスタに書込み、マルチプレクサ
１１はシフタ１０の上位１０ａを選択出力する。
続いてワード１をＢレジスタに書込み、シフタ１０の下
位１０ｂを選択出力し、次にワード２をＡレジスタに書
込み、シフタ１０ａを選択出力する。
位１０ｂを選択出力し、次にワード２をＡレジスタに書
込み、シフタ１０ａを選択出力する。
上記処理により第１図（Ｃ） （ｄ）に示すように移動
先ワード０’、ｌ”、２”に連続パターンデータを整列
せしめることが出来、書込み回数を削減することができ
る。
先ワード０’、ｌ”、２”に連続パターンデータを整列
せしめることが出来、書込み回数を削減することができ
る。
第１図（ａ）において、１２はシフタ制御回路、１３は
フリップフロップ、１４．１５はナンド回路である。
フリップフロップ、１４．１５はナンド回路である。
シフタ制御回路１２はＡ、Ｂレジスタへ書込み指令を、
また移動元、移動先先頭アドレスによりシフト量および
シフト方向を判別し、シフタにそのシフト量を、マルチ
プレクサｌＯに前述の選択信号をそれぞれ送出する機能
を備える。
また移動元、移動先先頭アドレスによりシフト量および
シフト方向を判別し、シフタにそのシフト量を、マルチ
プレクサｌＯに前述の選択信号をそれぞれ送出する機能
を備える。
なおフリップフロップ１３、ナンド回路１４゜１５はＡ
、Ｂレジスタの書込指令を送出する回路を構成ものであ
る。
、Ｂレジスタの書込指令を送出する回路を構成ものであ
る。
その他企図を通じ、同一記号は同一対象物を表す。
〔動作説明〕
第１図（ｂ）の動作タイムチャートにより各部の動作を
説明する。
説明する。
（１） ビットマツプメモリより１ワードごと読出さ
れた続出信号〔第１図（ｂ） −（３１）は書込指令（
ｂ） −（１） 。
れた続出信号〔第１図（ｂ） −（３１）は書込指令（
ｂ） −（１） 。
（ｂｌ −（２１により交互にＡレジスタおよびＢレジ
スタに格納され、それぞれシフタ１０に入力される。
スタに格納され、それぞれシフタ１０に入力される。
（２） シフタ１０はシフト量、シフト方向を指定す
るシフト指令により所定量シフトして２ワ一ド並列に出
力する。
るシフト指令により所定量シフトして２ワ一ド並列に出
力する。
（３） マルチプレクサ１１により、シフタ１０の上
位１０ａのシフト出力および下位１０ｂのシフト出力を
交互に選択して移動先の書込信号（ｂ） −（７）とし
て出力する。
位１０ａのシフト出力および下位１０ｂのシフト出力を
交互に選択して移動先の書込信号（ｂ） −（７）とし
て出力する。
なおＱ）） −（６）は左シフト時の選択信号を示した
ものである。
ものである。
以上の処理により出力された書込信号（ｂ） −（６）
は前述したごとく移動先ワードアドレスに書込まれる。
は前述したごとく移動先ワードアドレスに書込まれる。
以上説明したように本発明によれば、書込み単位の２倍
の連続したパターンデータを所定量シフトするためシフ
ト後も連続したパターンデータの書込み情報が得られ、
書込み回数の削減により低コスト化とともに書込み操作
の高速化が可能となる。
の連続したパターンデータを所定量シフトするためシフ
ト後も連続したパターンデータの書込み情報が得られ、
書込み回数の削減により低コスト化とともに書込み操作
の高速化が可能となる。
第１図（ａ）は本発明のシフタ回路のブロック図、第１
図（ｂ）は動作タイムチャート、 第１図（Ｃ１は本発明の左シフトの動作原理図・第１図
（ｄ）は右シフトの動作原理図、第２図（ａｌはＣＲ７
表示装置のビットマツプメモリを表す図、 第２図（ｂ）は従来のビットマツプメモリ移動処理方式
を説明する図、 である。 １はビットマツプメモリ、 １０はシフタ １０ａはシフタ１０の上位、 １０ｂはシフタ１０の下位、 １１はマルチプレクサ、 １２はシフタ制御回路、 １３はフリップフロップ、 １４．１５はナンド回路、 Ａ、Ｂはレジスタ、 幕１図（Ｃ）
図（ｂ）は動作タイムチャート、 第１図（Ｃ１は本発明の左シフトの動作原理図・第１図
（ｄ）は右シフトの動作原理図、第２図（ａｌはＣＲ７
表示装置のビットマツプメモリを表す図、 第２図（ｂ）は従来のビットマツプメモリ移動処理方式
を説明する図、 である。 １はビットマツプメモリ、 １０はシフタ １０ａはシフタ１０の上位、 １０ｂはシフタ１０の下位、 １１はマルチプレクサ、 １２はシフタ制御回路、 １３はフリップフロップ、 １４．１５はナンド回路、 Ａ、Ｂはレジスタ、 幕１図（Ｃ）
Claims (1)
- 【特許請求の範囲】 格納先メモリの書込み単位に書込み情報を整列せしめる
シフタ回路であって、 連続した書込み情報を該書込み単位に交互に格納する２
組の格納手段（レジスタＡ、Ｂ）と、上記２組の格納手
段に格納された書込み情報を所定量シフトせしめるシフ
ト手段（１０）と、シフトした上記書込み情報を該書込
み単位に選択取り出す手段（１１）と、 を有することを特徴とするシフタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092460A JPH0766349B2 (ja) | 1985-04-30 | 1985-04-30 | シフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092460A JPH0766349B2 (ja) | 1985-04-30 | 1985-04-30 | シフタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61250729A true JPS61250729A (ja) | 1986-11-07 |
| JPH0766349B2 JPH0766349B2 (ja) | 1995-07-19 |
Family
ID=14054975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60092460A Expired - Fee Related JPH0766349B2 (ja) | 1985-04-30 | 1985-04-30 | シフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766349B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01131920A (ja) * | 1987-11-17 | 1989-05-24 | Nec Corp | パラレルーパラレル変換回路 |
| JP2011108265A (ja) * | 2002-08-09 | 2011-06-02 | Marvell World Trade Ltd | アライメントまたはブロードキャスト命令を含むマルチメディア・コプロセッサの制御メカニズム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868209A (ja) * | 1971-12-20 | 1973-09-18 | ||
| JPS4998537A (ja) * | 1973-01-22 | 1974-09-18 | ||
| JPS52136533A (en) * | 1976-05-10 | 1977-11-15 | Fujitsu Ltd | Byte alignment system |
-
1985
- 1985-04-30 JP JP60092460A patent/JPH0766349B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4868209A (ja) * | 1971-12-20 | 1973-09-18 | ||
| JPS4998537A (ja) * | 1973-01-22 | 1974-09-18 | ||
| JPS52136533A (en) * | 1976-05-10 | 1977-11-15 | Fujitsu Ltd | Byte alignment system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01131920A (ja) * | 1987-11-17 | 1989-05-24 | Nec Corp | パラレルーパラレル変換回路 |
| JP2011108265A (ja) * | 2002-08-09 | 2011-06-02 | Marvell World Trade Ltd | アライメントまたはブロードキャスト命令を含むマルチメディア・コプロセッサの制御メカニズム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766349B2 (ja) | 1995-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |