JPS6261136A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はプログラマブル制御装置に関し、特に論理ア
ドレスから実アドレスへ変換する手段を有する制御装置
に関するものである。

プログラマブル制御装置において複数の演算処理装置を
持つ場合、あるいは単一の演算処理装置においても、複
数の種類のプログラムを実行する場合、各演算処理装置
を制御するプログラム又は複数の種類のプログラムの各
プログラムにオイテは、当該プログラム内だけで通用す
る論理アドレスによるアドレス表示が行われている。従
って、これらのプログラムを実行する場合はその論理ア
ドレスを実アドレスに変換した上で、その実アドレスに
よって定められている部分、たとえばメモリ内のワード
又はプロセス入出力（以下入出力をＩＯと略記する）の
部分にアクセスしなければならない。この発明はこのよ
うなアドレス変換手段を備えた制御装置に関するもので
ある。

〔従来の技術〕

第４図は例えは特願昭５９−９９８５５号公報に示され
た従来のアドレス変換手段を備えた制御装置を示すもの
である。第４図において、（１）は論理アドレスで、そ
のうち０υけページ部、（１２け変位部、（２）は変換
マツプ（すなわち、アドレス変換テーブル）、（３）は
実アドレス、（４）はプロセスエｏ　、　（５１けアド
レス情報、（６）はデータ情報である。（７）ハビット
割当データ、【８）はビット割当メモリ、（９）は出力
合成ｉ、（６１）はアドレス情報（５）によってアクセ
スされるプロセスエ０（４）のデータ情報である。

第６図は第４図の出力合成部の１ビツト分（１ワード１
６ビツトの合成を行うので同様な回路が１６ビツト分存
在する）の内部接続を示す接続図で、第３図と同一符号
は同一部分を示し、（９１）はフリップ７０ツブ、（９
２）はインバータ、（９３）　、　（９４）はそれぞれ
アントゲ−）、（９５）はオアゲートである。

ところで、第４図に示すような装置では１デ一タ単位に
アドレス変換が行われ、異なる演算処理の異なる論理ア
ドレスが異なる変換マツプにより同一の実アドレスに変
換され同一データにアクセスすることが可能であり、演
算処理が小規模になってくるのにつれて、１ワードのデ
ータのうちのある部分が１つの演算処理（演算処理Ｘと
する）によって管理され、残りの部分が他の演算処理（
演算処理Ｙとする）によって管理されるような場合があ
る。第５図はこのような場合の一例を示す説明図であっ
て、（６ユ）は第４図の（６１）に相当する１ワードの
データを示し、データ（６１）の上方の記号０ＮＩＰは
１６ビツトのビット番号を示し、６２Ｄは演算処理ｘ１
■は演算処理Ｙを示す。第５図に示す例では演算処理ｘ
　ａｌ）によって４〜Ｂの８ビツトに書込みを行い、演
算処理ｙｈによって０〜３の４ビツトとＣＮＩＦの４ビ
ツトに書込みを行う場合である。このような場合、演算
処理Ｘ０とＹのがそれぞれの論理アドレスを変換して互
に同一な実アドレスを得、その実アドレスによってデー
タ（６）にアクセスできるだけでは不充分であって、演
算処理ｘ　ａｎけデータ（６）の４〜Ｂの８ビツトにア
クセスしなければならず、演算処理Ｙのはデータ（６）
００〜３と０〜Ｆの８ビツトにアクセスしなければなら
ない。

次に動作について説明する。ページごとにそれぞれ異な
る変換マツプが備えられていて、論理アドレス（１）の
ページ部α１）の内容によってその内容に対応する変換
マツプ（２）が選択され、この変換マツプ（２）には論
理アドレス（１）の変位部面の内容に対応する実アドレ
スの全ビットが記憶されていて、変位部面の内容に対応
する実アドレス（３）を読出し、この実アドレスｆ３１
をアドレス情報（５）としてプロセスエ０（４）へデー
タ情報（６１）がアクセスされる。同時にビット割当メ
モリ（８）も選ばれておりビット割当メモリ（８）から
は当該論理アドレスにより管理する（すなわち、当該演
算処理により管理する）ビットの情報すなわちビット割
当データ（７）が出力される。このビット割当データ（
７）は１ワード１６ビツトに対し、管理するビットに対
しては論理「１」を、其他のビットに対しては論理「０
」を出力する。

第７図は第４図の出力合成部（９）の動作の一例を示す
説明図で、同図（、）はデータ情報（６）のビットパタ
ーン、同図（ｂ）はビット割当データ（７）のビットパ
ターン、同図（Ｃ）はプロセスエ０（４）から読出きれ
たｆ−夕情報（６１）、同図（ｄ）はプロセスエＯ【４
）へ書込まれるデータ情報（６１）をそれぞれ示してい
る。

すなわち、第７図に示す例では、この論理アドレス（１
）では、これを実アドレス（３）に変換してアクセスし
たデータ情報（６１）の左方の３ビツトだけを管理し其
他のビットは管理外である例で、変換マツプからアドレ
ス情報（５）が出力されると同時に、ビット割当メモリ
（８）からはビット割当データ（７）として第７図（ｂ
）に示すように左の３ビツトだけが論理「１」他は論理
「０」が出力される０アドレス情報（５）によりアクセ
スしたプロセスエ０（４）の内容は第１図（Ｃ）に示す
データ情報（６１）である。この論理アドレス（すなわ
ちこの演算処理）では、データ情報（６１（第７図（−
）　）の左の３ビツトによって第７図（Ｃ）の左の３ビ
ツトを変更するもので、出力合成部（９）の出力は第７
図（ｄ）に示すとおりになり、第７図（ｄ）のビットパ
ターンが次のクロックによってプロセスｌ０（４）のア
ドレス情報ζ５）により指定される位置に書込まれる。

すなわち、第７図（Ｃ）のビットパターンが第６図の７
リツプフロツプ（９１）（１６ビツトの各ビットに対し
それぞれ１個の７リツプ７０ツブが設けられている）に
記憶され、ビット割当データ（７）の論理が「０」の所
では７リツプフロツプ（９１）の出力がゲー）　（９３
）　、　（９５）を経て出力され、ビット割当データ（
７）の論理がｒｌＪの所ではデータ情報（６）がゲート
（９す、　（９５）を経て出力される。

〔発明が解決しようとする問題点〕

従来の制御装置は以上のように構成されているので、プ
ロセスエ０（４）へデータ情報（６１）を書込ｔｒ場合
、一端プロセスエ０（４）のデータ情報（６１）をリー
トハックし、ビットパターンを７リツプフロツプにセッ
トする必要があるために、プロセスエ０（４）への読出
しアクセスが必要となり、そのアクセス分の時間が余分
にかかつてしまうなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たものでプロセスエ０への読出しアクセスを実施するこ
となく、プロセスエ０ヘデータ情報を書込むことができ
る制御装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る制御装置は、プロセスエＯのデータ情報
を記憶させておく出力イメージメモリを設け、プロセス
エＯへデータ情報を書込む場合、この出力イメージメモ
リから読出したデータ情報を用いるようにしたものであ
る。

〔作用〕

この発明における出、カイメージメモリは、論理アドレ
スのページ部の内容によって選択され、プロセスエ０の
データ情報を出力合成部へ出力し、プロセスエＯへ書込
まれろデータ情報を生成するとともに、その生成したデ
ータ情報を再度記憶するＯ 〔発明の実施例〕 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示すブロック図で、第４図と
同一符号は同−又は相当部分を示し、（１００）は出力
イメージメモリ、（ｘｏｘ）　Ｉｄ出力イメージメモリ
　（１００）に記憶されろプロセスエ０（４）のデータ
情報、（１０２）は出力合成部である。

次に動作について説明する。論理アドレス（１）のペー
ジ部αジの内容によってその内容に対応する変換マツプ
（２）のデータが出力し、ビット割当てメモリ（８）が
選択され、変位Ｓ（ハ）に対応する実アドレス（３）の
読出し、ならびにビット割当てデータ（７）が出力され
ろ。これと同時に出力イメージメモリ（１００）も変換
マツプ（２）により選択され、変位部α２に対応するプ
ロセスエ０（４）のデータ情報（６）が出力される。

第３図は第１図の出力合成部（１０２）の動作の一例を
示す説明図で、同図（ａ）はデータ情報（ｂ）のビット
パターン、同図（ｂ）はビット割当データ（７）のビッ
トパターン、同図（Ｃ）は出力イメージメモリ（ＸＯＯ
）から読出されたデータ情報α０１）、同図（ｄ）　Ｈ
プロセスエ０（４）へ書込まれるデータ情報（６１）な
らびに出力イメージメモリ　（１００）に書込唸れるデ
ータ情報（１０１）をそれぞれ示している。第７図と同
様に変換マツプ（２）からアドレス情報（５）が出力さ
れると同時にビット割当てメモリ侶）からはビット割当
データ（７）として第３図（ｂ）に示すようにたとえは
左の４ビツトだけが論理「ｌ」他は論理「０」が出力さ
れ、出力イメージメモＩＪ　（ｌＯＯ）からは、プロセ
スエ０（４）のデータ情報として第３図（Ｃ）のデータ
情報（ｌ　Ｏｌ）が出力される。たとえば第３図で示す
一例の論理アドレス（１１では、ビット割当データ（７
）（第３図（ｂ））で示すように左の上位４ビツトが管
理されているので、データ情報（６）（第３図（ａ））
の左の４ビツトによって第３図（Ｃ）の左の４ビツトを
変更するもので出力合成部（１０２）の出力は第３図（
ｄ）に示すとおりになり、第３　図（ｄ）のビットパタ
ーンが次のクロックによってプロセスエｏ（４）のアド
レス情報（５）によす指定される位置に書込まれるとと
もに、出力イメージメモ！Ｊ　　（１００）へ書込まれ
る。すなわち、第３図（Ｃ）の出力イメージメモリ　（
１００）から読出されたビットパターンが第２図の７リ
ツプフロツプ（９１）に記憶され、ビット割当てデータ
（７）の論理が「０」の所ではフリップフロップ（９１
）の出力がゲート（９３）　、　（９５）を経て出力さ
れ、ビット割当てデータ（７）の論理が「１」の所では
データ情報（６）がゲート（９４）　、　（９５）を経
て出力されプロセスエ０Ｃ４）へ出力されるデータ情報
（６１）になるとともに、バッファゲート（９５）を経
て出力イメージメモリ　（１００）へのデータ情報（１
０１）となり、出力イメージメモリ（１００）に書込ま
れる。

再度この論理アドレスがアクセスされる場合は、前記出
力イメージメモリ　（ｌｏｏ）に書込まれたデータ情報
（１０１）が読出されることになる。

なお、出力イメージメモリ　α００）は同一ワードを複
数演算処理で共用する場合だけに必要なので、プロセス
エＯのエリアを各演算処理ごとに専用されるエリアと、
第５図について説明したように複数演算処理に共有され
るエリアとに分割することにより、共鳴されるエリアに
対してだけ出力イメージメモリ　０００）を設けれはよ
い。

〔発明の効果〕

以上のようにこの発明によれはプロセスエ０のデータ情
報を出力イメージメモリに記憶しておきプロセスエＯヘ
データ情報を多込む際このデータを使用するように構成
したので、処理時間の早い演算処理が得られる効果かあ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例による制御装置を示すブロ
ック図、第２図は第１図の出力合成２部の内部接続を示
す接続図、第３図は第２図に示す出力合成部の動作を示
す図、第４図は従来の制御装置を示すブロック図、第５
図は１データワード内の異なるビットを管理する複数の
演算処理を示す説明図、第６図は第４図の出力合成部の
内部接続を示す接続図、第７図は第６図に示す出力合成
部の動作を示す図である。 図において、（］）は論理アドレス、（ＬＤはページ部
、Ｏ２け変位部、（２）は変換マツプ、（３）は実アド
レス、（４）はプロセスエ０、（８）はビット割当メモ
リ、（９）は出力合成１部、０００）け出力イメージメ
モリである。 尚、図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 論理アドレスのページ部の内容により変換マップとビッ
   ト割当メモリと出力イメージメモリとをそれぞれ選択す
   る手段、 上記論理アドレスの変位部の内容により上記選択した変
   換マップから上記論理アドレスに対応する実アドレスを
   読出す手段、 この読出した実アドレスにより指定される入出力装置内
   の指定されるワードにアクセスする手段、上記ワードの
   どのビットを上記論理アドレスにより管理すべきかを示
   すビット割当データを、上記論理アドレスの変位部の内
   容により上記ビット割当メモリから読出す手段、 上記実アドレスによつてアクセスされる上記入出力装置
   の出力部の上記ワード状態を示す出力イメージデータを
   、上記論理アドレスの変位部の内容により上記出力イメ
   ージメモリから読出す手段、上記出力イメージメモリか
   ら読出された上記入出力装置内の上記ワードのうち上記
   ビット割当データにより管理が指定されているビットの
   ビットパターンを上記実アドレスに関して定められるデ
   ータ情報に置換え、上記管理が指定されてないビットの
   ビットパターンはそのままにして上記実アドレスに出力
   するとともに上記出力イメージメモリに上記出力データ
   を書込むようにした出力合成部を備えた制御装置。