JPS62196746A - メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は領域指定、論理演算、ならびにデータ変更書込
み機能を有するメモリ集積回路に関する。

（従来の技術） 従来のメモリ集積回路ではデータの読出し／Ｖ込み、お
よび表示のためのシリアルデータは同時に出力すること
はできたが、ある領域と他の領域との間で論理演′ｓ、
を実行し、データを変更して書込むことは同時に行うこ
とができなかった。

（発明が解決しようとする問題点） 上述した従来のメモリ集積回路には領域指定、論理演算
、ならびにデータを変更して書込む機能が置かれていな
いので、あらかじめ外部でデータを変更してから書込む
必要があり、回路が複雑になるという欠点がおり、ハー
ドウェアがコンパクトにならないという欠点もある。さ
らに、上記従来技術ではグロセサを使用してプログラム
によりデータを変更する場合にも処理速度が遅くなると
いう欠点がめる。

本発明の目的はメモリ集積回路に領域指定、論理演算、
ならびにデータを変更して書込む機能をもたせることに
より上記欠点を除去し、プログラムによりデータを変更
する場合の処理速度を低下させることがないように構成
したメモリ集積回路を提供することにある。

（問題点を解決するための手段） 本発明によるメモリ集積回路は、アドレス人力バッファ
と、アドレスデコーダと、情報記憶プレイド、データレ
ジスタと、シリアルデータセレクタと、人出力バツファ
と、第１の領域開始／終了レジスタ対と、第２の領域開
始／終了レジスタ対ト、オペレーションレジスタと、Ａ
ＬＵと、アドレスカウンタと、比較回路と、タイミング
発生回路とを具備して構成したものである。

アドレス人力バッファは入力されたアドレスをバッファ
リングするものであり、アドレスデコーダはアドレスバ
ッファの出力を解読するためのものであシ、情報記憶セ
ルアレイはアドレスデコーダの出力によってデータを選
択するためのものでｂる。

データレジスタは、情報記憶セルアレイを任意のアドレ
スから１行分だけ読出して保持するためのものである。

シリアルデータセレクタは、データレジスタの情報を１
ビツトずつシフトして出力するためのものである。

入出力バラ２アは、外部から情報記憶セルアレイに対し
て任意の情報の読出し／書込み動作を実行するためのも
のである。

第１の領域開始／終了レジスタ対は第１の領域を指定す
るためのものであり、第２の領域開始／終了レジスタ対
は第２の領域を指定するためのものである。

オペレーションレジスタは、第１および第２の領域に対
して実行すべき論理演算のデータを記憶させるだめのも
のである。

ＡＬＵは、第１および第２の領域に格納されたデータに
よって論理演算を実行するためのものである。

アドレスカウンタは表示用アドレスを発生するためのも
のでアシ、比較回路はアドレスカウンタが第１の領域の
範囲内にあることを検出するだめのものである。

タイミング発生回路は、吠出し／書込み動作に必要なタ
イミングを生成するためのものである。

（実施例） 次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明によるメモリ集積回路の一実施例を示
すブロック図である。第１図において、ｌはアドレス人
力バッファ、２はアドレスデコーダ、３は情報記憶セル
アレイ、４はデータレジスタ、５はシリアルデー・タセ
レクメ、６は人出カバソファ、７は第１の領域開始レジ
スタ、８は第１の領域終了レジスタ、９は第２の領域開
始レジスタ、１０は第２の領域終了レジスタ、１１はオ
ペレーションレジスタ、１２はＡＬＵ、１３はアドレス
カウンタ、１４は比較回路、１５はタイミング発生回路
である。

第１図において、アドレス人力バッファｌは入力された
アドレスをバッファリングし、アドレスデコーダ２はア
ドレスをデコードする。情報記憶セルアレイ３は情報を
記憶し、データレジスタ４は情報記憶セルアレイ３から
出力されるデータを保持する。シリアルデータセレクタ
５はデータレジスタ４からのデータを１ビツトずつ外部
に出力し、入出力バッファ６は外部から情報記憶セルア
レイ３を読出し／書込み動作させる。

第１の鎖酸開始レジスタ７と第１の領域終了レジスタ８
とは、一対となって情報記憶セルアレイ３の範囲を示す
。同様に、第２の領域開始レジスタ９と第２の領域終了
レジスタｌＯとは、一対となって上記とは異なった範囲
を示す。オペレーションレジスタ１１は情報記憶セルア
レイ３のある範囲と他の範囲との間で実行される論理演
算の形式を記憶する。ＡＬＵ１２は、情報記憶セルアレ
イ３のおる範囲と他の範囲との間で、論理演算を実行す
る。アドレスカウンタ１３は、表示のためのアドレスを
発生する。比較回路１４は、情報記１意セルアレイ３の
範囲が表示のためのアドレスと一致したときに、これを
通知するものである。

ビットマツプディスプレイの表示メモリに使用されたと
き、情報記憶セルアレイ３に外部よりアドレス人力バッ
ファｌとアドレスデコーダ２とによって決定された位置
に入出力バッファ６よυ決定されたデータが書込まれる
。例えば、Ａという文字を書いたものとする。表示用の
アドレスはアドレスカウンタ１３により発生され、情報
記憶、セルアレイ３から表示データがデータレジスタ４
に保持される。表示のラインごとにデータレジスタ３の
内容が保持され、保持され九データは次にシリアルデー
タセレクタ５を通じてシリアルデータとなり、ＣＲＴ上
に文字Ａとして表示される。

ここで、第１の領域開始レジスタ７と第１の領域終了レ
ジスタ８とに、Ａを含む長方形の頂点２点で範囲を指定
する。別の範囲を第２の領域開始レジスタ９と第２の領
域終了レジスタｌＯとによって指定する。この２つの範
囲でＯＲの論理演算全するとしたならば、表示のための
アドレスカウンタ１３で順次、情報記憶セルアレイ３か
らデータを読出すが、第１の領域開始レジスタ７と第１
の領域終了レジスタ８とで指定芒ねた範囲にアクセスさ
れると、いったんＡＬＵ１２にデータレジスタ４から表
示データを移動させる。

次に、第２の領域開始レジスタ９と第２の領域終了レジ
スタ１０とによって指定されたアドレスをアドレスデコ
ーダ２に入力し、情報記憶、セルアレイ３よりデータ＋
ｍ出し、ＡＬＵ１２によってＯＲをと９、情報記憶セル
アレイ３に書込む。

以上を繰返すと、Ａという文字がコピーされる。

タイミング発生回路１５は、以上の制御をすべて実施す
るための制御信号を発生する。

（発明の効果） 以上説明したように本発明は、メモリ集積回路に領域指
定、論理演算、ならびにデータを変更して誓込む機能を
もたせることにより、メモリデータ変更を高速に実行で
き、ハードウェアをコンパクトにすることができるとい
う効果があり、外部グロセサの負荷を低減することがで
きるという効果がある。

【図面の簡単な説明】

第１図は、本発明によるメモリ集積回路の一実施例を示
すブロック図である。 ｌ・・・アドレス人力バッファ ２＠ｅ・アドレスデコーダ ３・・・情報記憶セルアレイ ４・＠−データレジスタ ５・・・シリアルデータセレクタ ６・命・入出力バッファ ７．９・・・領域開始レジスタ ８、ｌＯ・・・領域終了レジスタ １１・・・オペレーションレジスタ １２−＠−ＡＬＵ １３−−−アドレスカラ／り １４・・・比較回路 １５・・Ｏタイミング発生回路

Claims (1)

【特許請求の範囲】
1. 入力されたアドレスをバツフアリングするためのアドレ
   ス入力バツフアと、前記アドレスバツフアの出力を解読
   するためのアドレスデコーダと、前記アドレスデコーダ
   の出力によつてデータを選択するための情報記憶セルア
   レイと、前記情報記憶セルアレイを任意のアドレスから
   １行分だけ読出して保持するためのデータレジスタと、
   前記データレジスタの情報を１ビツトずつシフトして出
   力するためのシリアルデータセレクタと、外部から前記
   情報記憶セルアレイに対して任意の情報の読出し／書込
   み動作を実行するための入出力バツフアと、第１の領域
   を指定するための第１の領域開始／終了レジスタ対と、
   第２の領域を指定するための第２の領域開始／終了レジ
   スタ対と、前記第１および第２の領域に対して実行すべ
   き論理演算のデータを記憶させるためのオペレーシヨン
   レジスタと、前記第１および第２の領域に格納されたデ
   ータによつて論理演算を実行するためのＡＬＵと、表示
   用アドレスを発生するためのアドレスカウンタと、前記
   アドレスカウンタが前記第１の領域の範囲内にあること
   を検出するための比較回路と、前記読出し／書込み動作
   に必要なタイミングを生成するためのタイミング発生回
   路とを具備して構成したことを特徴とするメモリ集積回
   路。