JPH0660669A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 パイプライン処理を行うのに適した半導体記
憶装置を得る。 【構成】 アドレスデコーダ１２，メモリセルアレイ１
０間に、デコード結果用ラッチ２０が介挿される。この
デコード結果用ラッチ２０は、制御クロックＣＬＫに同
期してアドレスデコーダ１２のデコード結果をラッチ
し、ラッチしたデコード結果をメモリセルアレイ１０に
出力する。制御クロックＣＬＫは、アドレス入力ラッチ
１１及びデータ入出力ラッチ１４にも付与される。 【効果】 同一の制御クロックに同期して、アドレスデ
コード結果のラッチ処理、メモリセルアレイからの読み
出しデータのラッチ処理が行われるため、アドレスデコ
ード処理とデータ読出し処理とのパイプライン処理を行
うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロプロセッサ
のオンチップメモリ等の半導体記憶装置に関する。

【０００２】

【従来の技術】図４は、従来のマイクロプロセッサの構
成を示すブロック図である。同図に示すように、マイク
ロプロセッサは大きく分けて、プログラム制御部１、デ
ータ処理部２及び外部インターフェース３から構成され
る。プログラム制御部１は命令メモリ４及び制御回路５
から構成され、命令メモリ４にはマイクロプロセッサが
実行する種々の命令コマンドが格納され、制御回路５は
命令メモリ４に格納された命令コマンドをフェッチし、
該命令コマンドをデコードすることにより得られる制御
信号をデータ処理部２に出力する。

【０００３】データ処理部２は、アドレス生成器６、ワ
ークメモリ７及びデータパス８から構成され、アドレス
生成器６はプログラム制御部１内の制御回路５より得た
制御信号に基づき、ワークメモリ７に対するソースアド
レスを出力する。ワークメモリ７にはオペランドデータ
が格納されており、ソースアドレスのメモリセルに格納
されたオペランドデータをデータパス８に出力する。デ
ータパス８は、制御回路５より制御信号を受けるととも
に、ワークメモリ７よりオペランドデータを受ける。そ
して、オペランドデータに対し制御信号で指示される演
算を施し、その演算結果をワークメモリ７の所定アドレ
ス（制御信号で指示されるアドレス）に格納する。な
お、外部インターフェース３は外部とのデータ授受を行
う。

【０００４】図５は、ワークメモリ７の内部構成を示す
ブロック図である。同図に示すように、ワークメモリ７
は、メモリセルアレイ１０、アドレス入力ラッチ１１、
アドレスデコーダ１２、センスアンプ（ライトバッファ
機能を含む）１３及びデータ入出力ラッチ１４から構成
される。

【０００５】メモリセルアレイ１０は、メモリセル部１
００（図中、１個のみ示す）が１本のワード線ＷＬに１
個の割合で配列されて構成される。各メモリセル部１０
０において、すべてのメモリセルＭＣはビット線対Ｂ
Ｌ，バーＢＬ間に設けられ、ワード線ＷＬをゲート入力
としたＮチャネル選択トランジスタＴ１及びＴ２を介し
て、ビット線ＢＬ及びバーＢＬに接続される。

【０００６】アドレス入力ラッチ１１は外部よりアドレ
ス信号ＡＤを受け、制御クロックＣＬＫに同期してアド
レス信号ＡＤをラッチし、ラッチしたアドレス信号ＡＤ
を次段のアドレスデコーダ１２に出力する。アドレスデ
コーダ１２はアドレス入力ラッチ１１にラッチされたア
ドレス信号ＡＤをデコードし、ワード線ＷＬを選択する
デコード結果をメモリセルアレイ１０に出力する。

【０００７】メモリセルアレイ１０は、デコード結果に
より、メモリセルアレイ１０内のワード線ＷＬが選択さ
れることにより、アクセスされる選択メモリセルＭＣが
決定される。

【０００８】センスアンプ１３は読み出し時において
は、ビット線対ＢＬ，バーＢＬを介してメモリセルアレ
イ１０内の選択メモリセルＭＣの格納データを取り込
み、該データを増幅し読み出しデータとしてデータ入出
力ラッチ１４に出力する。一方、書き込み時において
は、データ入出力ラッチ１４より得た書き込みデータ
を、ビット線対ＢＬ，バーＢＬを介してメモリセルアレ
イ１０内の選択メモリセルＭＣに出力する。

【０００９】データ入出力ラッチ１４は、読み出し時に
おいて、制御クロックＣＬＫに同期してセンスアンプ１
３から得た読み出しデータをラッチし、ラッチした読み
出しデータを外部に出力する。一方、書き込み時におい
て、外部より得た書き込みデータをセンスアンプ１３に
出力する。

【００１０】図６は、図４及び図５で示したマイクロプ
ロセッサの命令実行動作を示す説明図である。同図に示
すように、命令実行動作は、命令フェッチ、命令デコー
ド、ソースアドレス生成、ソースアドレスデコード＆ソ
ースオペランドフェッチ、イグゼキューション（ＥＸ
Ｅ）及びライトバック（ＷＢ）の６つの部分動作からな
る。

【００１１】以下、図６を参照しつつ、マイクロプロセ
ッサの命令実行動作を説明する。まず、命令フェッチス
テージで、制御回路５は命令メモリ４に格納された命令
コマンドをフェッチする。そして、次の命令デコードス
テージで、制御回路５はフェッチした命令コマンドをデ
コードし、命令コマンドに基づき決定される制御信号を
データ処理部２に出力する。

【００１２】次のソースアドレス生成ステージにおい
て、アドレス生成器６は制御信号に基づきソースアドレ
スを生成する。そして、続いて行われるソースアドレス
デコード＆ソースオペランドフェッチステージに入る。

【００１３】まず、ソースアドレスデコードでは、ワー
クメモリ７内部のアドレス入力ラッチ１１は、制御クロ
ックＣＬＫに同期してソースアドレスをアドレス信号Ａ
Ｄとしてラッチする。

【００１４】ついでアドレスデコーダ１２は、アドレス
入力ラッチ１１にラッチされたアドレス信号ＡＤをデコ
ードして、デコード結果をメモリセルアレイ１０に出力
する。

【００１５】そして、ソースオペランドフェッチステー
ジでは、アドレスデコーダ１２によるデコード結果に基
づき、メモリセルアレイ１０内の選択ワード線ＷＬが決
定される。続いて、メモリセルアレイ１０内の選択ワー
ド線ＷＬがＨレベルに立ち上げられ、選択ワード線ＷＬ
にゲートが接続された選択トランジスタＴ１及びＴ２が
オンされる。その結果、オン状態の選択トランジスタＴ
１及びＴ２に接続された選択メモリセルＭＣの内容がビ
ット線対ＢＬ，バーＢＬに現れる。

【００１６】さらに、センスアンプ１３は、ビット線対
ＢＬ，バーＢＬを介して得られるメモリセルの内容を増
幅して読み出しデータとしてデータ入出力ラッチ１４に
出力する。データ入出力ラッチ１４は制御クロックＣＬ
Ｋに同期して、読み出しデータをラッチし、ラッチした
読み出しデータをソースオペランドとしてデータパス８
に出力する。

【００１７】アドレス入力ラッチ１１とデータ入出力ラ
ッチ１４とには共通の制御クロックＣＬＫが付与されて
おり、この制御クロックＣＬＫに同期して、アドレス入
力ラッチ１１はアドレス信号ＡＤをラッチし、データ入
出力ラッチ１４はソースオペランドをラッチする。した
がって、制御クロックの一周期期間において、アドレス
デコーダ１２にラッチされたアドレス信号ＡＤ及びデー
タ入出力ラッチ１４にラッチされた読み出しデータは変
更することはないため、ソースアドレス生成ステージと
ソースアドレスデコード＆ソースオペランドフェッチス
テージとのパイプライン処理が可能となる。

【００１８】つぎに、ＥＸＥステージで、データパス８
は、制御信号に基づく演算処理をソースオペランドに対
して実行し、演算結果を得る。

【００１９】最後に、ＷＢステージで、データパス８は
演算結果を、ワークメモリ７内において、制御信号で指
示された書き込みアドレスのメモリセルＭＣに対して書
き込む。なお、ワークメモリ７への書き込み動作は以下
のように行われる。

【００２０】まず、ワークメモリ７は書き込みアドレス
をアドレス信号ＡＤとして、内部のアドレス入力ラッチ
１１に取り込み、ついでアドレスデコーダ１２は、書き
込みアドレスをデコードする。そして、アドレスデコー
ダ１２のデコード結果に基づき、メモリセルアレイ１０
の選択ワード線ＷＬが決定され、続いて、選択ワード線
ＷＬがＨレベルに立ち上げられ、選択ワード線ＷＬにゲ
ートが接続された選択トランジスタＴ１及びＴ２をオン
される。

【００２１】その結果、ビット線対ＢＬ，バーＢＬに、
オン状態の選択トランジスタに接続された選択メモリセ
ルＭＣが接続される。この状態でライトバッファ機能を
有するセンスアンプ１３が、データ入出力ラッチ１４を
介して得た演算結果の内容をビット線対ＢＬ，バーＢＬ
に出力することにより、選択メモリセルＭＣへの演算結
果の書き込みが実現する。

【００２２】マイクロプロセッサは、これらの６つのス
テージの動作をそれぞれパイプライン処理で実行するこ
とにより、命令実行動作の高速処理を図っている。

【００２３】

【発明が解決しようとする課題】マイクロプロセッサの
ワークメモリ等に用いられる半導体記憶装置は以上のよ
うに構成されており、アドレスデコーダ１２によるアド
レスデコード処理（ソースアドレスデコード処理）と、
メモリセルアレイ１０の選択メモリセルＭＣからのデー
タ読み出し処理（ソースオペランドフェッチ処理）とを
独立して行うと、メモリセルアレイ１０から正確なデー
タ読み出しを行えない危険性が生じるため、２つの処理
をまとめてパイプライン処理の１ステージとする必要が
あった。

【００２４】このため、このステージが律速ステージと
なることにより、マイクロプロセッサのパイプラインの
全体の実行速度の遅延を招いていしまうという問題点が
あった。

【００２５】この発明は上記問題点を解決するためにな
されたもので、アドレスデコード処理とデータ読出し処
理とのパイプライン処理を行うことができる半導体記憶
装置を得ることを目的とする。

【００２６】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体記憶装置は、アドレス信号を受け、該ア
ドレス信号をデコードして、デコード結果を出力するア
ドレスデコーダと、制御クロックに同期して前記デコー
ド結果をラッチし、ラッチデコード結果を出力するデコ
ード結果用ラッチと、複数のメモリセルから構成され、
前記ラッチデコード結果に基づき、選択メモリセルが一
意に決定されるメモリセルアレイと、前記制御クロック
に同期して、前記選択メモリセルの記憶内容に基づく読
み出しデータをラッチし、ラッチ読み出しデータを出力
する読み出し用ラッチとを備えた半導体記憶装置。

【００２７】また、この発明にかかる請求項２記載の半
導体記憶装置は、アドレス信号を受け、該アドレス信号
をデコードして、行成分デコード結果及び列成分デコー
ド結果を出力するアドレスデコーダと、制御クロックに
同期して前記行成分デコード結果をラッチし、ラッチ行
成分デコード結果を出力する行成分デコード結果用ラッ
チと、制御クロックに同期して前記列成分デコード結果
をラッチし、ラッチ列成分デコード結果を出力する列成
分デコード結果用ラッチと、マトリクス状に配置された
複数のメモリセルから構成され、前記ラッチ行成分デコ
ード結果に基づき、同一行に配置されたメモリセルから
なる選択行メモリセル群が決定されるメモリセルアレイ
と、前記ラッチ列成分デコード結果に基づき、前記選択
行メモリセル群から選択メモリセルを一意に決定するセ
レクタと、前記制御クロックに同期して、前記選択メモ
リセルの記憶内容に基づく読み出しデータをラッチし、
ラッチ読み出しデータを出力する読み出し用ラッチとを
備えて構成される。

【００２８】

【作用】この発明における請求項１記載の半導体記憶装
置は、制御クロックに同期してアドレスデコーダのデコ
ード結果をラッチし、ラッチデコード結果を出力するデ
コード結果用ラッチと、前記制御クロックに同期して、
選択メモリセルの記憶内容に基づく読み出しデータをラ
ッチし、ラッチ読み出しデータを出力する読み出し用ラ
ッチとを備えたため、制御クロックの一周期期間中にお
いて、ラッチデコード結果及びラッチ読み出しデータが
変更されることはない。

【００２９】また、この発明における請求項２記載の半
導体記憶装置は、メモリセルアレイのメモリセルがマト
リクス状に配置され、行成分と列成分に分割したデコー
ド結果を出力するアドレスデコーダと、各々が制御クロ
ックに同期して、行成分及び列成分デコード結果をラッ
チし、ラッチ行成分デコード結果及びラッチ列成分デコ
ード結果を出力する行成分デコード結果用ラッチ及び列
成分デコード結果用ラッチとを備えることにより、メモ
リセルアレイ内のメモリセルの選択を行成分及び列成分
とに分けて行うことができる。

【００３０】

【実施例】図１はマイクロプロセッサのワークメモリと
して用いられる、この発明の第１の実施例である半導体
記憶装置の構成を示すブロック図である。

【００３１】同図に示すように、アドレスデコーダ１
２，メモリセルアレイ１０間に、デコード結果用ラッチ
２０が介挿される。このデコード結果用ラッチ２０は、
制御クロックＣＬＫに同期してアドレスデコーダ１２の
デコード結果をラッチし、ラッチしたデコード結果をメ
モリセルアレイ１０に出力する。

【００３２】この制御クロックＣＬＫは従来同様、アド
レス入力ラッチ１１及びデータ入出力ラッチ１４にも付
与される。なお、ワークメモリの他の構成は図５で示し
た従来例と同様であり、ワークメモリ以外のマイクロプ
ロセッサの構成は図４で示した従来例と同様であるた
め、説明は省略する。

【００３３】図２は、図１で示した構成のワークメモリ
７を有する図４で示したマイクロプロセッサの命令実行
動作を示す説明図である。同図に示すように、命令実行
動作は、命令フェッチ、命令デコード、ソースアドレス
生成、ソースアドレスデコード、ソースオペランドフェ
ッチ、イグゼキューション（ＥＸＥ）及びライトバック
（ＷＢ）の７つの部分動作からなる。

【００３４】以下、マイクロプロセッサの命令実行動作
を説明する。まず、命令フェッチステージで、制御回路
５は命令メモリ４に格納された命令コマンドをフェッチ
する。そして、次の命令デコードステージで、制御回路
５はフェッチした命令コマンドをデコードし、命令コマ
ンドに基づき決定される制御信号をデータ処理部２に出
力する。

【００３５】次のソースアドレス生成ステージにおい
て、アドレス生成器６は制御信号に基づきソースアドレ
スを生成する。

【００３６】ソースアドレスデコードステージにいて、
ワークメモリ７内のアドレス入力ラッチ１１は、制御ク
ロックＣＬＫに同期して、ソースアドレスをアドレス信
号ＡＤとしてラッチし、ラッチしたアドレス信号ＡＤを
アドレスデコーダ１２に出力する。そして、アドレスデ
コーダ１２は、アドレス入力ラッチ１１にラッチされた
ソースアドレスをデコードし、デコード結果をデコード
結果用ラッチ２０に出力する。

【００３７】続いて、ソースオペランドフェッチステー
ジにおいて、デコード結果用ラッチ２０は、制御クロッ
クＣＬＫに同期して、アドレスデコーダ１２からのデコ
ード結果をラッチし、ラッチしたデコード結果を、１本
のワード線に１つのメモリセルＭＣが接続される構成の
メモリセルアレイ１０に出力する。

【００３８】そして、デコード結果用ラッチ２０でラッ
チされたデコード結果に基づき、メモリセルアレイ１０
内の選択ワード線ＷＬが決定される。続いて、選択ワー
ド線ＷＬをＨレベルに立ち上げ、選択ワード線ＷＬにゲ
ートが接続された選択トランジスタをオンさせる。その
結果、オン状態の選択トランジスタＴ１及びＴ２に接続
された選択メモリセルＭＣの内容がビット線対ＢＬ，バ
ーＢＬに現れ、ビット線対ＢＬ，バーＢＬを介して選択
メモリセルの記憶内容がセンスアンプ１３に出力され
る。

【００３９】センスアンプ１３は、ビット線対ＢＬ，バ
ーＢＬを介して得られる選択メモリセルの記憶内容を増
幅して、読み出しデータとしてデータ入出力ラッチ１４
に出力する。データ入出力ラッチ１４は読み出しデータ
を制御クロックＣＬＫに同期してラッチし、ラッチした
読み出しデータをオペランドデータとしてデータパス８
に出力する。

【００４０】アドレス入力ラッチ１１、デコード結果用
ラッチ２０及びデータ入出力ラッチ１４には共通の制御
クロックＣＬＫが付与されており、この制御クロックＣ
ＬＫに同期して、アドレス入力ラッチ１１はアドレス信
号ＡＤをラッチし、デコード結果用ラッチ２０はアドレ
スデコーダ１２のデコード結果をラッチし、データ入出
力ラッチ１４はソースオペランドをラッチする。したが
って、制御クロックの一周期期間において、アドレスデ
コーダ１２にラッチされたアドレス信号ＡＤ、デコード
結果用ラッチ２０にラッチされたデコード結果及びデー
タ入出力ラッチ１４にラッチされた読み出しデータは変
更されることはないため、制御クロックＣＬＫの周期内
において、ソースアドレス生成ステージ、ソースアドレ
スデコードステージ及びソースオペランドフェッチステ
ージそれぞれの独立処理が他に悪影響を与えることなく
可能となる。

【００４１】つぎに、ＥＸＥステージで、データパス８
は、制御信号に基づく演算処理をソースオペランドに対
して実行し、演算結果を得る。

【００４２】最後に、ＷＢステージで、データパス８は
演算結果を、ワークメモリ７内において、従来同様、制
御信号で指示された書き込みアドレスのメモリセルＭＣ
に対して書き込む。

【００４３】マイクロプロセッサは、これらの７つのス
テージの動作をそれぞれパイプライン処理で実行するこ
とにより、命令実行動作の高速処理を図っている。

【００４４】前述したように、第１の実施例の半導体記
憶装置では、アドレスデコーダ１２とメモリセルアレイ
１０との間にデコード結果用ラッチ２０を設け、このデ
コード結果用ラッチ２０のラッチタイミングを、データ
入出力ラッチ１４のラッチタイミングを規定する制御ク
ロックＣＬＫで行うように構成している。

【００４５】その結果、ラッチを指示する制御クロック
ＣＬＫが付与されるまではアドレスデコーダ１２のデコ
ード結果が変化しても、デコード結果用ラッチ２０の出
力に変化は生じないため、アドレスデコーダ１２による
アドレスデコード処理（ソースアドレスデコード処理）
と、メモリセルアレイ１０の選択メモリセルＭＣからの
データ読み出し処理（ソースオペランドフェッチ処理）
とを同時に行っても、メモリセルアレイ１０から正確な
データ読み出しを行うことができる。

【００４６】したがって、従来はパイプライン処理の１
つのステージとして分解不可能であったソースアドレス
デコード＆ソースオペランドフェッチステージを、ソー
スアドレスデコードステージと、ソースオペランドフェ
ッチステージと２つのステージに分解することができる
ため、１つのステージ当たりの処理時間が短縮されるこ
とにより、パイプライン処理全体の実行速度の高速化を
図ることができる。

【００４７】図３はマイクロプロセッサのワークメモリ
として用いられる、この発明の第２の実施例である半導
体記憶装置の構成を示すブロック図である。

【００４８】同図に示すように、メモリセルアレイ１
０′のメモリセル部１００はマトリクス状に配置され
（図中）、１本のワード線に同一行のメモリセルＭＣが
複数個接続され、同一列のメモリセルＭＣが共通のビッ
ト線対ＢＬ，バーＢＬ間に設けられる。したがって、同
一行のメモリセルは共通のワード線ＷＬをゲート入力と
したＮチャネル選択トランジスタＴ１及びＴ２を介し
て、それぞれが異なるビット線ＢＬ及びバーＢＬに接続
される。

【００４９】アドレスデコーダ１２′はアドレス入力ラ
ッチ１１にラッチされたアドレス信号ＡＤをデコード
し、そのＸ成分（行成分、ワード線ＷＬ選択用）デコー
ド結果をＸ成分用ラッチ２１に出力し、Ｙ成分（列成
分、ビット線対ＢＬ，バーＢＬ選択用）デコード結果を
Ｙ成用ラッチ２２に出力する。

【００５０】そして、アドレスデコーダ１２′，メモリ
セルアレイ１０′間に、Ｘ成分用ラッチ２１が介挿され
る。また、メモリセルアレイ１０′，センスアンプ１３
間にセレクタ２３が介挿され、アドレスデコーダ１
２′，セレクタ２３間にＹ成用ラッチ２２が介挿され
る。

【００５１】Ｘ成分用ラッチ２１は、制御クロックＣＬ
Ｋに同期してアドレスデコーダ１２′のＸ成分デコード
結果をラッチして、メモリセルアレイ１０′内のワード
線ＷＬの選択を行うべく、ラッチしたＸ成分デコード結
果をメモリセルアレイ１０′に出力する。一方、Ｙ成用
ラッチ２２は、制御クロックＣＬＫに同期してアドレス
デコーダ１２のＹ成分デコード結果をラッチして、メモ
リセルアレイ１０′内のビット線対ＢＬ，バーＢＬの選
択を行うべく、ラッチしたＹ成分デコード結果をセレク
タ２３に出力する。

【００５２】セレクタ２３はＹ成分デコード結果に基づ
き、接続される複数のビット線対ＢＬ，バーＢＬから１
組のビット線対ＢＬ，バーＢＬを有効にし、有効にした
ビット線対ＢＬ，バーＢＬより得られる選択データをセ
ンスアンプ１３に出力する。

【００５３】なお、他の構成は第１の実施例の半導体記
憶装置と同様であるため、説明は省略する。

【００５４】以下、図３で示した構成のワークメモリ７
を有する図４で示したマイクロプロセッサの命令実行動
作を、図２を参照して、第１の実施例と異なる点を中心
に説明する。

【００５５】命令フェッチステージからソースアドレス
生成ステージまでは、第１の実施例の場合と同様にして
行われる。

【００５６】ソースアドレスデコードステージにいて、
ワークメモリ７内のアドレス入力ラッチ１１は、制御ク
ロックＣＬＫに同期して、ソースアドレスをアドレス信
号ＡＤとしてラッチし、ラッチしたアドレス信号ＡＤを
アドレスデコーダ１２′に出力する。

【００５７】そして、アドレスデコーダ１２′は、ソー
スアドレスをデコードし、Ｘ成分デコード結果をＸ成分
用ラッチ２１に出力するとともに、Ｙ成分デコード結果
をＹ成用ラッチ２２に出力する。

【００５８】続いて、ソースオペランドフェッチステー
ジにおいて、制御クロックＣＬＫに同期して、Ｘ成分用
デコード結果がＸ成分用ラッチ２１にラッチされるとと
もに、Ｙ成分用デコード結果がＹ成用ラッチ２２にラッ
チされる。

【００５９】そして、Ｘ成分用ラッチ２１でラッチされ
たＸ成分デコード結果に基づき、メモリセルアレイ１
０′内の選択ワード線ＷＬが決定される。続いて、選択
ワード線ＷＬをＨレベルに立ち上げ、選択ワード線ＷＬ
にゲートが接続された選択トランジスタをオンさせる。

【００６０】その結果、選択ワード線ＷＬにつながるオ
ン状態の選択トランジスタに接続された複数の選択メモ
リセルＭＣの内容が対応のビット線対ＢＬ，バーＢＬに
現れる。そして、これらのビット線対ＢＬ，バーＢＬに
接続されたセレクタ２３により、Ｙ成分用デコード結果
に基づき、有効にするビット線対ＢＬ，バーＢＬの選択
処理がなされ、選択されたビット線対ＢＬ，バーＢＬよ
り得られる選択データがセンスアンプ１３に出力され
る。

【００６１】さらに、センスアンプ１３は選択データを
増幅して読み出しデータとしてデータ入出力ラッチ１４
に出力する。そして、データ入出力ラッチ１４は、制御
クロックＣＬＫに同期して、読み出しデータをラッチ
し、ラッチした読み出しデータをオペランドデータをし
て、データパス８に出力する。

【００６２】アドレス入力ラッチ１１、Ｘ成分用ラッチ
２１、Ｙ成用ラッチ２２及びデータ入出力ラッチ１４に
は共通の制御クロックＣＬＫが付与されており、この制
御クロックＣＬＫに同期して、アドレス入力ラッチ１１
はアドレス信号ＡＤをラッチし、Ｘ成分用ラッチ２１及
びＹ成用ラッチ２２はそれぞれアドレスデコーダ１２′
のＸ成分デコード結果及びＹ成分デコード結果をラッチ
し、データ入出力ラッチ１４はソースオペランドをラッ
チする。したがって、第１の実施例同様、ソースアドレ
ス生成ステージ、ソースアドレスデコードステージ及び
ソースオペランドフェッチステージのパイプライン処理
が可能となる。

【００６３】以降の、ＥＸＥステージ及びＷＢステージ
は第１の実施例の場合と同様に行われる。

【００６４】以上、第１の実施例の場合と同様、従来は
パイプライン処理の１つのステージとして分解不可能で
あったソースアドレスデコード＆ソースオペランドフェ
ッチステージを、ソースアドレスデコードステージと、
ソースオペランドフェッチステージと２つのステージに
分解することができるため、１つのステージ当たりの処
理時間が短縮されることにより、パイプライン処理全体
の実行速度の高速化を図ることができる。

【００６５】しかも、メモリセルアレイ１０′のメモリ
セルをマトリクス状に配置したため、アドレスデコーダ
１２′のデコード結果を、Ｘ成分用デコード結果とＹ成
分用デコード結果とに分けることができる。したがっ
て、第１の実施例のデコード結果用ラッチ２０がラッチ
容量をＮ必要とした場合、Ｘ成分用ラッチ２１及びＹ成
用ラッチ２２それぞれの容量をＮＸ及びＮＹとすると、
ＮＸ×ＮＹ＝Ｎを満足すればよいため、Ｎが比較的大き
な値である場合、（ＮＸ＋ＮＹ）＜＜Ｎの関係を成立さ
せることができる。

【００６６】その結果、第２の実施例の半導体記憶装置
の方が第１の実施例の半導体記憶装置に比べ、デコード
結果ラッチ用のラッチ容量を低く抑えることができる利
点を有する。

【００６７】なお、第１及び第２の実施例では、マイク
ロプロセッサのワークメモリとして用いられる半導体記
憶装置を例に挙げたが、これに、限定されず、アドレス
デコード処理とメモリセルアレイ内の選択メモリセルの
データ読み出し処理とを独立して行うことを必要とする
すべての半導体記憶装置に対して、この発明を適用する
ことができる。

【００６８】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体記憶装置によれば、制御クロック
に同期してアドレスデコーダのデコード結果をラッチ
し、ラッチデコード結果を出力するデコード結果用ラッ
チと、前記制御クロックに同期して、選択メモリセルの
記憶内容に基づく読み出しデータをラッチし、ラッチ読
み出しデータを出力する読み出し用ラッチとを備えるこ
とにより、制御クロックの一周期期間中において、ラッ
チデコード結果及びラッチ読み出しデータが変更される
ことはないため、アドレスデコード処理とデータ読み出
し処理とのパイプライン処理が可能となる。

【００６９】また、この発明における請求項２記載の半
導体記憶装置によれば、メモリセルアレイのメモリセル
がマトリクス状に配置され、行成分と列成分に分割した
デコード結果を出力するアドレスデコーダと、各々が制
御クロックに同期して、行成分及び列成分デコード結果
をラッチし、ラッチ行成分デコード結果及びラッチ列成
分デコード結果を出力する行政分デコード結果用ラッチ
及び列成分デコード結果用ラッチを備えることにより、
メモリセルアレイ内のメモリセルの選択を行成分及び列
成分とに分けて行うことができる。

【００７０】その結果、請求項１記載の半導体記憶装置
同様、アドレスデコード処理とデータ読み出し処理との
パイプライン処理が可能となるとともに、デコード結果
を行成分用と列成分用とに分ける分、行成分デコード結
果用ラッチと列成分デコード結果用ラッチとの総ラッチ
容量を低減化することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例である半導体記憶装置
の構成を示すブロック図である。

【図２】第１の実施例の半導体記憶装置をワークメモリ
として用いたマイクロプロセッサの命令実行動作を示す
説明図である。

【図３】この発明の第２の実施例である半導体記憶装置
の構成を示すブロック図である。

【図４】マイクロプロセッサの構成を示すブロック図で
ある。

【図５】マイクロプロセッサのワークメモリとして用い
られる従来の半導体記憶装置の構成を示すブロック図で
ある。

【図６】図５の半導体記憶装置をワークメモリとして用
いたマイクロプロセッサの命令実行動作を示す説明図で
ある。

【符号の説明】

１０ メモリセルアレイ １０′ メモリセルアレイ １１ アドレス入力ラッチ １２ アドレスデコーダ １２′ アドレスデコーダ １３ センスアンプ １４ データ入出力ラッチ ２０ デコード結果用ラッチ ２１ Ｘ成分用ラッチ ２２ Ｙ成用ラッチ ２３ セレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アドレス信号を受け、該アドレス信号を
   デコードして、デコード結果を出力するアドレスデコー
   ダと、 制御クロックに同期して前記デコード結果をラッチし、
   ラッチデコード結果を出力するデコード結果用ラッチ
   と、 複数のメモリセルから構成され、前記ラッチデコード結
   果に基づき、選択メモリセルが一意に決定されるメモリ
   セルアレイと、 前記制御クロックに同期して、前記選択メモリセルの記
   憶内容に基づく読み出しデータをラッチし、ラッチ読み
   出しデータを出力する読み出し用ラッチとを備えた半導
   体記憶装置。
2. 【請求項２】 アドレス信号を受け、該アドレス信号を
   デコードして、行成分デコード結果及び列成分デコード
   結果を出力するアドレスデコーダと、 制御クロックに同期して前記行成分デコード結果をラッ
   チし、ラッチ行成分デコード結果を出力する行成分デコ
   ード結果用ラッチと、 制御クロックに同期して前記列成分デコード結果をラッ
   チし、ラッチ列成分デコード結果を出力する列成分デコ
   ード結果用ラッチと、 マトリクス状に配置された複数のメモリセルから構成さ
   れ、前記ラッチ行成分デコード結果に基づき、同一行に
   配置されたメモリセルからなる選択行メモリセル群が決
   定されるメモリセルアレイと、 前記ラッチ列成分デコード結果に基づき、前記選択行メ
   モリセル群から選択メモリセルを一意に決定するセレク
   タと、 前記制御クロックに同期して、前記選択メモリセルの記
   憶内容に基づく読み出しデータをラッチし、ラッチ読み
   出しデータを出力する読み出し用ラッチとを備えた半導
   体記憶装置。