KR920003858B1 - 논리연산회로 - Google Patents

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후지쓰 가부시끼가이샤
야마모도 다꾸마
후지쓰 브이엘 에스 아이 가부시끼가이샤
나까노 히로유끼
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Abstract

내용 없음.

Description

논리연산회로
제 1 도는 라스터 연산을 수행하는 종래의 논리연산회로의 볼록도.
제 2 도는 제 1 도에 표시된 논리연산회로에 포함되는 연산회로의 블록도.
제 3 도는 본 발명의 바람직한 실시예의 블록도.
제 4 도는 제 3 도 구조의 상이한 부분에서의 신호의 타이밍도.
제 5 도는 제 3 도 실시예의 상세구조의 회로도.
제 6 도는 제 3 도 실시예의 다른 상세구조의 회로도.
제 7 도는 본 발명의 논리연산회로를 내장한 반도체 메모리의 블록도.
제 8 도는 제 5 도 구성의 변화회로도.
제 9 도는 제 6 도 구성의 변화회로도.
본 발명은 논리연산회로, 특히 영상처리용 반도체 메모리에 내장되기 적합한 논리연산회로에 관한 것이다.
최근 퍼스널 컴퓨터나 웍스테이션과 같은 컴퓨터 시스템은 멀티윈도우 표시, 팝업 메뉴(popup menu)나 스크롤 바아(scroll bar)와 같은 그래픽 정보를 표시하는 다양한 기능을 갖는다. 그러나 그래픽 기능의 확장 및 강화는 소프트 웨어에 대한 큰 부하가 되기 때문에 동작속도를 떨어뜨린다.
이러한 관점에서 소위 라스터 연산(raster operation) 또는 비트 브리트(bit blt)라 불리는 하드웨어처리가 행하여진다. 라스터 연산이란 프레임 버퍼와 같은 표시용 메모리에 형성되는 구형 영역을 비트 단위로 지정하여 지정된 구형 영역의 정보를 데스티네이션(destination) 영역으로 전송하는 기능을 말한다.
라스터 연산시에 구형영역에 기억된 비트정보와 데스티네이션영역에 기억된 비트정보에 대해 AND, OR 및 EOR 연산과 같은 논리연산이 실행된다. 이러한 논리연산은 커서표시나 오버랩된 윈도우를 표시하는데 사용된다. 라스터 연산은 프레임 버퍼와 연산회로를 포함하는 하드웨어구성에 의해 수행될 수 있다.
프레임 버퍼는 프레임 영역과 윈도우 영역으로 나뉘어진다. 프레임 영역은 표시장치의 스크린에 대응하는 메모리 공간을 갖는다. 윈도우 영역은 필요에 따라 복수의 윈도우를 서로 중복없이 전개하거나, 커서표시나 아이콘(icon) 표시용 데이타를 기억하는데 사용되는 메모리 공간을 갖는다.
호스트 컴퓨터로부터의 영상 데이타는 직접 프레임 버퍼에 전송되어 프레임 영역 또는 윈도우 영역의 한 위치에 기억된다. 소스 데이타(S)와 데스티네이션 데이타(D)가 프레임 버퍼로부터 판독되어 논리연산회로에 공급된다. 호스트 컴퓨터로부터 공급되는 명령에 따라 논리 연산회로는 대응하는 논리식을 수행하는 연산회로를 선택한다.
선택된 논리회로는 소스 데이타(S)와 데스티네이션 데이타(D)에 대한 논리 연산을 수행한다. 이 논리연산의 결과는 상기 데스티네이션 데이타가 기억되어 있던 영역으로 기입된다.
예를들어 지정된 논리연산이 OR 연산인 경우 "S OR D→Q" 논리연산이 수행되며 연산결과(Q)는 데스티네이션 데이타(D)가 기억되어 있던 영역으로 기입된다. 그러나 상기 논리연산회로는 하기의 단점을 갖고 있다.
논리연산회로가 와이어드 논리회로에 의해 구성되어 있기 때문에 이 회로는 필연적으로 크기가 크다.
이러한 이유로 메모리칩상에 논리연산회로를 내장시키는 것이 곤란하였다. 더우기 AND, OR 및 NOR와 같은 논리식을 수행하는데 걸리는 시간이 논리식의 종류에 따라 변한다. 이는 논리연산회로의 연산회로의 신호 전달특성이 다른 연산회로와 동일하지 않기 때문이다.
이는 논리회로의 회로구성이나 논리회로의 게이트수의 상이에서 발생한다. 따라서 본 발명은 상기한 종래 논리연산회로의 문제점을 제거한 논리연산회로를 제공하는 것이 주목적이다.
본 발명의 좀더 구체적인 목적은 논리연산을 수행하는데 요하는 시간이 논리식의 종류에 관계없이 일정하게 유지될 수 있는 소형 논리연산회로를 제공하는 것이다.
본 발명의 상기한 목적은 제 1 입력논리수와 제 2 입력논리수의 조합에 의거하여 소정의 n비트 코드신호의 하나의 비트를 지정하는 명령신호를 발생하는 명령신호 발생회로를 포함하는 논리연산회로에 의해 달성된다. 논리연산회로는 또한 명령신호발생회로에 의해 발생된 명령신호에 의해 지정된 상기 비트를 선택하여 이 선택된 비트를 출력논리수로서 출력하는 비트선택회로를 포함한다.
본 발명의 타목적, 특징 및 장점들은 첨부도면을 참조한 다음의 상세한 설명으로 명확하게 될 것이다. 본 발명의 이해를 돕기 위하여 제 1 및 제 2 도를 참고하여 종래의 논리연산 회로에 대하여 설명한다.
제 1 도를 보면 프레임 버퍼(1)는 프레임 영역과 윈도우 영역으로 분할된다. 프레임 영역은 디스플레이 장치상의 1화면에 대응하는 메모리 공간을 갖는다. 윈도우 영역은 서로 중복되지 않고 다수의 윈도우를 전개하거나 커서표시 및 아이콘 표시를 위한 정보를 기억하는데 사용되는 메모리 영역을 갖는다. 호스트 컴퓨터(2)로부터의 영상 데이타는 직접 프레임 버퍼(1)로 전송되어 프레임영역 또는 윈도우 영역의 일 위치에 기억된다. 소스데이타(S)와 데스티네이션 데이타(D)는 프레임 버퍼(1)로부터 판독되어 논리연산회로(3)에 공급된다.
논리연산회로(3)는 호스트 컴퓨터(2)의 명령에 의해 지정된 논리식을 실행하는 논리회도를 선택한다. 선택된 논리회로는 소스데이타(S)와 데스티네이션 데이타(D)에 대한 관련논리연산을 수행한다.
논리연산의 결과는 상기 데스티네이션 데이타가 기억되어있던 영역으로 기입된다.
예를들어 지정된 논리연산이 OR 연산(논리합)인 경우, 논리식 "S OR D→Q"이 수행되며 논리결과(Q)는 데스티네이션 데이타(D)가 기억되어 있던 영역으로 기입된다.
제 2 도는 제 1 도에 표시된 논리연산회로(3)의 구성을 보여준다. 논리연산회로(3)는 16개의 상이한 논리식과 관련된 16개의 연산회로(OP0 내지 OP15)로 구성된다.
연산회로(OP0 내지 OP15)의 각각은 소스데이타(S)와 데스티네이션 데이타(D)를 비트마다 공급받는다.
연산회로(OP0 내지 OP15)의 출력신호는 셀렉터(4)에 공급된다. 셀렉터(4)는 호스트 컴퓨터(2)로부터의 연산코드(ψ0내지 ψ3)의 조합에 따라서 연산회로(OP0 내지 OP15)중에서 일연산회로를 선택한다. 연산의 결과(Q)는 프레임 버퍼(1)에 공급된다.
표 1은 연산회로(OP0 내지 OP15)에 의해 발생되는 논리식과 연산코드(ψ0내지 ψ3) 사이의 관계를 보여준다.
[표 1]
Figure kpo00001
그러나 상기 16개의 상이한 논리식은 와이어드 논리를 사용하여 구현된다. 즉, 논리회로(OP0 내지 OP15)는 와이어드 논리회로에 의해 구성된다. 와이어드 논리회로는 크기가 크기 때문에 메모리칩상에 논리 연산회로를 내장시키는 것이 곤란하다.
더우기 연산을 실행하는 시간이 논리식의 종류에 따라 다르다. 이것은 연산회로의 신호전달특성이 다른 연산회로의 동작특성과 동일하지 않기 때문이다. 이는 논리회로의 회로구성 및 게이트수에서 상이하기 때문에 발생한다.
본 발명은 상기 문제점을 감안하여 이루어졌다.
본 발명의 바람직한 실시예를 제 3 도 및 제 4 도를 참고하여 설명한다.
논리연산회로(10)는 제 1 도에 표시된 논리연산회로(3) 대신에 사용된다. 논리연산회로(10)는 제 1 도에 표시된 호스트 컴퓨터(2)와 프레임 버퍼(3)에 연결된다. 논리연산회로(10)는 디코더(11)와 4전달게이트(12내지 15)로 구성된다. 디코더(11)는 논리수(X) (소스데이타(S))와 논리수(Y) (데스티네이션 데이타(D))에 기초하여 출력단자(XO 내지 X3) 중 임의의 하나를 선택한다.
그후 디코더(11)는 선택된 출력단자를 로우레벨로 설정한다. 전달게이트(12 내지 15)의 ON/OFF 제어단자(12a 내지 15a) (이후는 단지 제어단자라 함)는 각각 출력단자(XO 내지 X3)에 연결된다.
제어단자(12a 내지 15a)가 각각의 출력단자(XO 내지 X3)로부터 로우레벨신호를 공급받을때 전달게이트(12 내지 15)의 입, 출력 단자는 상호간에 저임피던스 상태로 연결된다. 전달게이트(12 내지 15)의 입력단자는 각각 연산코드( ψ0내지 ψ3)를 공급받는다.
연산코드(ψ0내지 ψ3) 값은 논리식의 종류에 따라 결정된다. 연산코드는 n비트 코드 신호(제 3 도에서 4비트 코드 신호)를 구성한다. 전달게이트(12내지 15)의 임의의 하나가 ON되면 연산코드(ψ0내지 ψ3) 중 하나가 논리출력(Q) (논리수(Z))로서 출력된다.
디코더(11)는 논리수(X와 Y)의 조합에 기초하여 n비트 코드신호의 일 비트를 선택하는 명령신호(즉, 로우레벨신호)를 발생하는 기능을 갖는 것을 상기 설명으로 이해할 수 있을 것이다. 전달게이트(12내지 15)는 논리식의 종류에 따라서 n비트 코드신호가 입력될 때 명령신호에 의해 지정되는 전달 게이트(12 내지 15) 중 단지 하나만이 논리수(Z)로서 대응하는 비트를 통과시키는 기능을 갖는다.
제 4 도를 참고하여 제 3 도 구성의 동작을 설명한다.
다음 설명은 프레임버퍼(2)의 윈도우 영역에 기억되어 있던 정보가 지정되고 프레임영역(데스티네이션 영역)의 소정위치로 전송되어, 그결과 그 정보가 오버라이트(overwrite)되는 경우에 관한 것이다.
연산의 시작시 소스데이타(S)와 데스티네이션 데이타(D)가 매 1비트마다 디코더에 공급된다. 디코더(11)는 소스데이타(S)와 데스티네이션 데이타(D)의 조합에 의거하여 출력단자(X0 내지 X3) 중 하나를 선택한다. 예를들면 조합 "SD"가 "11"일 때 출력단자(X3)가 선택된다.
그 후 전달게이트(15)의 입, 출력단자가 상호간에 저임퍼던스상태로 접속된다. 윈도우 영역의 정보가 데스티네이션 영역에 오버라이트되는 경우 OR 연산이 소스데이타(S)와 데스티네이션 데이타(D) 사이에 수행된다. 호스트 컴퓨터(2)는 연산코드(ψ0내지 ψ3)를 "111"로 설정하여 전달 게이트(12 내지 15)에 연산코드(ψ0내지 ψ3)를 각각 공급한다. 이때 디코더(11)의 출력단자(X3)는 이미 선택되어 있으므로 연산코드(ψ0내지 ψ3) 중에서 연산코드(ψ0) 또는 "1"가 연산결과(Q)로서 제 1 도의 프레임 버퍼(1)와 같은 프레임 버퍼에 공급된다.
조합 "SD"가 "10" 또는 "1"인 경우 연산결과(Q)는 "1"이다. 조합이 "0"인 경우 연산코드(ψ3)가 선택되며 연산결과(Q)는 "0"이다. 즉, 연산코드(ψ3)는 "0"의 조합에 대해 선택되고, 연산코드(ψ2)는 "1", 연산코드(ψ1)는 "10", 연산코드(ψ0)는 "11"의 경우에 선택된다.
데스티네이션 데이타(D)가 지워지고 대신 소스데이타(S)가 새로이 기입될 경우 연산코드(ψ3내지 ψ0)가 "11"로 설정된다. 그 결과 연산결과(Q)는 소스데이타(S)와 동일하게 되며, 소스데이타(S)는 프레임 영역으로 기입된다.
앞에서 설명한 바와같이 본 실시예에서 소망하는 논리식에 대응하는 값을 갖는 연산코드(ψ0내지 ψ3)가 지정되어 전달게이트(12 내지 15)에 공급된다. 더우기 전달게이트(12 내지 15) 중 어느하나가 소스데이타(S)와 데스티네이션 데이타(D)의 조합에 따라 ON으로 되고 연산코드(ψ0내지 ψ3) 중 하나가 연산결과(Q)로서 출력된다. 때문에 각 논리식마다 논리회로를 제공할 필요가 없다.
결국 논리연산회로는 매우 간소화되고 작은 논리연산회로가 얻어질 수 있다. 또한 동일한 회로구성이 모든 논리식에 대해 공통으로 사용될 수 있다. 그러므로 상이한 종류의 논리연산 사이의 시간차가 발생하지 않고 연산시간의 일치가 도모될 수 있다.
제 5 도를 참고하여 제 3 도 구성의 상세회로를 설명한다. 디코더(11)는 2인버터(16과 17) 및 4NAND 게이트(18 내지 21)로 구성된다. 전달게이트(12 내지 15)는 각각 P채널 MOS (metal-oxide-semiconductor) 트랜지스터에 의해 구성된다. 소스데이타(D)는 NAND 게이트(18과 19)및 인버터(16)에 직접 공급된다.
인버터(16)의 출력신호는 NAND 게이트(20 및 21)에 공급된다. 데스티네이션 데이타(D)는 직접 NAND 게이트(18과 20) 및 인버터(17)에 공급된다. 인버터(17)의 출력신호는 NAND 게이트(19와 21)에 공급된다.
NAND 게이트(18 내지 21)의 출력단자는 각각 트랜지스터(22 내지 25)의 게이트에 연결된다. 트랜지스터(22 내지 25)의 소스는 각각 연산코드(ψ0내지 ψ3)가 공급된다.
트랜지스터(22 내지 25)의 드레인은 상호연결된다. 동작에 있어서 NAND 게이트(18 내지 21)의 출력중 하나가 소스데이타(S)와 데스티네이션 데이타(D)의 조합에 기하여 로우레벨로 스위치된다. 트랜지스터(22 내지 25)중 대응하는 하나가 ON이 되고, 연산코드(ψ0내지 ψ3) 중 대응하는 하나가 선택된다.
제 3 도 구성의 다른 상세회로에 대하여 설명한다. 본 실시예에서는 NOR 게이트(27 내지 30)가 NAND 게이트(18 내지 21)대신 채용된다. N채널 MOS 트랜지스터(31 내지 34)가 P채널 MOS 트랜지스터(22 내지 25)대신 사용되었다. 소스데이타(S)는 직접 NOR 게이트(29와 30)와 인버터(16)에 공급된다. 인버터(16)의 출력신호는 NOR 게이트(27과 28)에 공급된다. 데스티네이션 데이타는 직접 NOR 게이트(28과 30) 및 인버터(17)에 공급된다. 인버터(17)의 출력신호는 NOR 게이트(27과 29)에 공급된다. 트랜지스터(31 내지 34)의 드레인은 연산코드(ψ0내지 ψ3)를 공급받으며, 그것의 소스는 상호접속된다.
제 6 도의 구성은 제 3 도의 구성과 동일한 기능을 갖는다.
제 7 도는 본 발명의 논리연산회로가 내장된 반도체 메모리의 구성을 보여준다.
입/출력버퍼(35 내지 38)는 4비트 데이타(MD0내지 MD3)를 병렬로 입력 및 출력하거나, CPU와 같은 외부회로로부터 공급되는 제어데이타(DQ0내지 DQ3)를 입력한다.
제어레지스터(39)는 제어데이타(DQ0내지 DQ3)를 기억한다. 논리연산회로(40 내지 43)는 제 3,5 또는 6 도의 논리연산회로로 구성된다. 열디코더(44 내지 47)는 어드레스 버퍼(68)로부터 공급된 열어드레스에 따라서 각각의 메모리셀 어레이(52 내지 55)에 포함되는 비트선 쌍을 선택한다. 센스증폭기- I/O 게이트(48 내지 51)(추후는 단지 센스증폭기라 함)는 선택된 비트선 쌍의 전압차를 증폭하고 각각의 메모리셀 어레이(52 내지 55)로부터 비트정보를 판독한다.
또한 센스증폭기(48 내지 51)는 기입데이타를 증폭하고 증폭된 기입데이타를 각각 메모리셀 어레이(52 내지 55)에 기입한다. 메모리셀 어레이(52 내지 55)의 각각은 매트릭스 형태로 배치된 다수의 메모리셀을 포함한다.
메모리셀이 후술하는 열디코더(44 내지 47)와 행디코더(69)에 의해 선택될 때 비트정보는 선택된 메모리셀로 기입되거나 선택된 메모리셀로부터 비트정보가 판독된다.
데이타 레지스터(56 내지 59)는 메모리셀 어레이(52 내지 55)의 워드선 방향의 1라인에 해당하는 비트정보가 한번에 공급된다. 포인터 레지스터(60 내지 63)는 시리얼 억세스 클록신호에 응하여 1비트당 1라인에 해당하는 비트정보를 순차로 지정하여, 비트정보는 데이타 레지스터(56 내지 59)로부터 1비트마다 순차로 출력된다. 시리얼 입/출력버퍼(64내지 67)는 시리얼 데이타로서 데이타 레지스터(56내지 59)로부터 공급되는 출력정보를 출력단자에 출력한다. 어드레스 버퍼(68)는 외부어드레스신호(A0내지 A8)로부터 행어드레스와 열어드레스를 발생한다.
어드레스 버퍼(68)는 각각 행어드레스와 열어드레스를 행디코더(69)와 열디코더(44 내지 47)에 공급한다.
동작에 있어서 CPU(표시되지 않음)로부터 공급된 제어데이타(DQ0내지 DQ3)는 입/출력버퍼(35 내지 38)를 통하여 제어레지스터(39)에 기억된다. 한편 제어데이타(DQ0내지 DQ3)는 연산코드(ψ0내지 ψ3)로서 논리연산회로(40 내지 43)에 공급된다. 논리연산회로(40 내지 43)는 연산코드(ψ0내지 ψ3)의 조합에 따라서 결정된 논리식에 따라 소스데이타(S)와 데스티네이션 데이타(D)에 대한 논리연산을 수행한다. 소스데이타(S)는 메모리셀 어레이(52 내지 55)로부터 판독된 데이타이다. 데스티네이션 데이타(D)는 입/출력버퍼(35 내지 38)로부터 공급된 데이타이다.
논리연산회로(40 내지 43)로부터 유도된 연산결과(Q)는 각각 열디코더(44 내지 47)와 센스증폭기(48 내지 51)를 통하여 메모리셀 어레이(52 내지 55)로 기입된다. 논리연산회로(40 내지 43)는 제어레지스터(39)에 제어데이타(DQ0내지 DQ3)를 단지 기억함에 의해 소망하는 논리식으로 설정될 수 있고 연산결과(Q)는 메모리셀 어레이(52 내지 55)에 기입될 수 있는 것에 유의해야 한다. 또한 메모리의 집적밀도는 각 논리연산회로에 동일한 회로 구성이 채용되므로 증가하고, 이에 의해 논리연산회로는 콤팩트하게 이루어질 수 있다.
제 5 도 구성의 변형이 제 8 도에 표시되어 있다.
제 8 도의 구성은 MOS 트랜지스터(27 내지 25) 대신에 NOR 게이트(81 내지 84)와 NOR 게이트(85)를 채용하고 있다. 제 8 도의 구성은 제 5 도의 구성과 동일한 방식으로 동작한다. 제 8 도의 변형은 상이한 논리식 사이의 동작시간차를 갖지 않는 점에 유의해야 한다. 그러나 제 5 도의 구성과 비교하여 제 8 도의 구성을 하는데는 증가된 수의 소자가 사용된다.
제 9 도는 제 6 도 구성의 변형예를 보여준다. 제 9 도의 변형예는 제 6 도의 MOS 트랜지스터(31 내지 34) 대신에 NAND 게이트(91 내지 94)와 NAND 게이트(95)를 채용한다. 제 9 도의 변형은 제 6 도의 구성과 동일한 방식으로 동작하며 상이한 논리식 사이의 동작시간차를 갖지 않는다. 그러나 제 9 도의 구성은 제 6 도의 구성과 비교할때 더 많은 수의 소자가 구성에 사용된다.
본 발명은 본 실시예에 제한되지 않고 본 발명의 정신을 이탈함없이 변형 및 수정이 이루어질 수 있다.

Claims (7)

  1. 논리연산식에 따라 제 1 입력논리수와 제 2 입력논리수를 논리연산하여 논리수를 출력하는 논리연산회로에 있어서, 상기 제 1 입력논리수와 제 2 입력논리수의 조합에 따라서 소정의 n비트코드 신호의 일비트를 지정하는 명령신호를 발생하기 위해서 상기 제 1 및 제 2 입력논리수를 디코드하여 n비트로된 명령신호를 발생하는 디코더수단 ; 및 상기 디코더 수단에 의해 발생된 명령신호에 의해 지정된 상기 비트를 선택하여 선택된 비트를 출력논리수로서 출력하기 위해 상기 명령신호가 인가되는 제어단자를 각각 포함하고 각 제어단자에 인가되는 명령신호의 레벨에 따라서 ON/OFF되는 n개의 전달게이트수단을 구비하여 이루어지는 것을 특징으로 하는 논리연산회로.
  2. 제 1 항에 있어서, 전달게이트수단은 n개의 P채널 MOS 트랜지스터로 구성되고, MOS 트랜지스터의 소스는 n비트 코드신호의 각 비트를 공급받으며 MOS 트랜지스터의 드레인은 상호접속되며 출력논리수를 출력하는 것을 특징으로 하는 논리연산회로.
  3. 제 1 항에 있어서, 디코더 수단은 n개의 NAND 게이트로 구성되며 NAND 게이트의 입력단자는 제 1 및 제 2 입력논리수가 공급되며 NAND 게이트의 출력단자는 각각 MOS트랜지스터의 게이트에 연결되는 것을 특징으로 하는 논리연산회로.
  4. 제 1 항에 있어서, 전달게이트수단은 n개의 N채널 MOS 트랜지스터로 구성되며, MOS 트랜지스터의 드레인에는 n비트 코드신호의 각각의 비트가 공급되며, MOS 트랜지스터의 소소는 상호접속되어 있고 출력 논리수를 출력하는 것을 특징으로 하는 논리연산회로.
  5. 제 4 항에 있어서, 디코더 수단은 n개의 NOR 게이트로 구성되며, NAND 게이트의 입력단자에는 제 1 및 제 2 입력논리수가 공급되며 NOR 게이트의 출력단자는 각각의 MOS 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 논리연산회로.
  6. 제 1 항에 있어서, 제 1 및 제 2 입력논리수는 비트마다 디코더 수단에 공급되는 것을 특징으로 하는 논리연산회로.
  7. 제 1 항에 있어서, 제 1 및 제 2 입력논리수는 영상데이타인 것을 특징으로 하는 논리연산회로.
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