JP2001344977A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2001344977A JP2001344977A JP2000158883A JP2000158883A JP2001344977A JP 2001344977 A JP2001344977 A JP 2001344977A JP 2000158883 A JP2000158883 A JP 2000158883A JP 2000158883 A JP2000158883 A JP 2000158883A JP 2001344977 A JP2001344977 A JP 2001344977A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- initialization
- word lines
- level
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Abstract
(57)【要約】
【課題】チップ面積を増大することなく高速にメモりセ
ルを初期化できる半導体記憶装置を提供する。 【解決手段】本発明の半導体記憶装置は、複数のワード
線と複数のデータ線の交点に設けられた複数のメモリセ
ルと、複数のデータ線を初期化信号が活性化レベルの時
に初期化レベルにする初期化レベル手段と、初期化信号
を入力とし初期化信号に対して全て遅延時間の異なる複
数の遅延初期化信号を発生する遅延回路と、出力が複数
のワード線にそれぞれ接続し入力が遅延初期化信号の１
つであり遅延初期化信号が活性化レベルとなったら接続
するワード線を活性化レベルとする複数の論理ゲートと
を有する。
ルを初期化できる半導体記憶装置を提供する。 【解決手段】本発明の半導体記憶装置は、複数のワード
線と複数のデータ線の交点に設けられた複数のメモリセ
ルと、複数のデータ線を初期化信号が活性化レベルの時
に初期化レベルにする初期化レベル手段と、初期化信号
を入力とし初期化信号に対して全て遅延時間の異なる複
数の遅延初期化信号を発生する遅延回路と、出力が複数
のワード線にそれぞれ接続し入力が遅延初期化信号の１
つであり遅延初期化信号が活性化レベルとなったら接続
するワード線を活性化レベルとする複数の論理ゲートと
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にランダムアクセスメモリ（ＲＡＭ）の初期化
機能を有する半導体記憶装置に関する。
関し、特にランダムアクセスメモリ（ＲＡＭ）の初期化
機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】キャッシュメモリや汎用的に使われるＲ
ＡＭは、電源投入時に保持している内容が特定できない
ことから、電源投入直後は、使用する前にＲＡＭの内容
をすべて初期化（例えば、全てのメモリセルの内容を”
０”にする）が必要となることがある。
ＡＭは、電源投入時に保持している内容が特定できない
ことから、電源投入直後は、使用する前にＲＡＭの内容
をすべて初期化（例えば、全てのメモリセルの内容を”
０”にする）が必要となることがある。
【０００３】初期化にはソフトウェアで行うものと、ハ
ードウェアで行うものの２通りがある。ソフトウェアに
よるものとしては、一般に電源が投入されコンピュータ
が起動した後、まず初めに全てのメモリの各アドレス毎
に０を書き込むプログラムが起動され、メモリの初期化
を行うというものである。
ードウェアで行うものの２通りがある。ソフトウェアに
よるものとしては、一般に電源が投入されコンピュータ
が起動した後、まず初めに全てのメモリの各アドレス毎
に０を書き込むプログラムが起動され、メモリの初期化
を行うというものである。
【０００４】従って、１つのメモリセルの初期化には１
クロック周期の時間が必要であり、全てのメモリセルを
初期化するには、メモリセルと同じ数だけのクロック周
期が必要となる。
クロック周期の時間が必要であり、全てのメモリセルを
初期化するには、メモリセルと同じ数だけのクロック周
期が必要となる。
【０００５】一方、ハードウェアによるものとしては第
１の従来例として、特開平１１−１３４８６５号公報に
示すような方法がある。すなわち、図３に示すように、
各メモリセル２０１Ａ、２０１Ｂ、・・・２０１Ｈにお
いて、通常のＳＲＡＭ構造である２つのインバータ１０
８，１０９および２つのスイッチングトランジスタ１１
０，１１１以外に、リセット信号が供給される初期化用
トランジスタ２０２をそれぞれ用意して、セル単位で初
期化する方がある。
１の従来例として、特開平１１−１３４８６５号公報に
示すような方法がある。すなわち、図３に示すように、
各メモリセル２０１Ａ、２０１Ｂ、・・・２０１Ｈにお
いて、通常のＳＲＡＭ構造である２つのインバータ１０
８，１０９および２つのスイッチングトランジスタ１１
０，１１１以外に、リセット信号が供給される初期化用
トランジスタ２０２をそれぞれ用意して、セル単位で初
期化する方がある。
【０００６】第２の従来例として、特開平０４−３２４
１８６号公報に示すような方法もある。すなわち、図４
に示すように、デコーダはカウンタを内蔵し、複数本の
ワード線を同時に活性化できる構成となっている。そし
て、初期化時に、順次複数のワード線を選択して”０”
を同時に書き込む方法である。
１８６号公報に示すような方法もある。すなわち、図４
に示すように、デコーダはカウンタを内蔵し、複数本の
ワード線を同時に活性化できる構成となっている。そし
て、初期化時に、順次複数のワード線を選択して”０”
を同時に書き込む方法である。
【０００７】
【発明が解決しようとする課題】ソフトウェアによる初
期化は、上述したようにメモリセルと同じ数だけのクロ
ック周期に対応する時間が必要となってくる。従って、
高速に初期化することが困難である問題点がある。
期化は、上述したようにメモリセルと同じ数だけのクロ
ック周期に対応する時間が必要となってくる。従って、
高速に初期化することが困難である問題点がある。
【０００８】一方、ハードウェアによるものとして、第
１の従来例では、図３に示すように、１つのメモリセル
部分２０１にトランジスタが７つ必要となる。更に、リ
セット信号の配線もそれぞれのメモリセル部分に配置し
なければならない。従って、メモリセルの構成部分の面
積が増大してしまい、結果としてチップの面積が増加し
てしまう問題点がある。
１の従来例では、図３に示すように、１つのメモリセル
部分２０１にトランジスタが７つ必要となる。更に、リ
セット信号の配線もそれぞれのメモリセル部分に配置し
なければならない。従って、メモリセルの構成部分の面
積が増大してしまい、結果としてチップの面積が増加し
てしまう問題点がある。
【０００９】第２の従来例では、カウンタを動作させる
のにクロックが必要で、且つカウンタ／デコーダを構成
する回路規模が非常に大きくなってしまう。従って、第
１の従来例と同様にチップの面積が増大してしまう問題
点がある。
のにクロックが必要で、且つカウンタ／デコーダを構成
する回路規模が非常に大きくなってしまう。従って、第
１の従来例と同様にチップの面積が増大してしまう問題
点がある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のワード線と、前記複数のワード線に直交して
設けられる複数のデータ線と、前記複数のワード線と前
記複数のデータ線の交点に設けられた複数のメモリセル
と、前記複数のデータ線を初期化信号が活性化レベルの
時に初期化レベルにする初期化レベル手段と、前記初期
化信号を入力とし前記初期化信号に対して全て遅延時間
の異なる複数の遅延初期化信号を発生する遅延回路と、
出力が前記複数のワード線にそれぞれ接続し少なくとも
１入力が前記遅延初期化信号の１つであり前記遅延初期
化信号が活性化レベルとなったら接続する前記ワード線
を活性化レベルとする複数の論理ゲートとを有する。
は、複数のワード線と、前記複数のワード線に直交して
設けられる複数のデータ線と、前記複数のワード線と前
記複数のデータ線の交点に設けられた複数のメモリセル
と、前記複数のデータ線を初期化信号が活性化レベルの
時に初期化レベルにする初期化レベル手段と、前記初期
化信号を入力とし前記初期化信号に対して全て遅延時間
の異なる複数の遅延初期化信号を発生する遅延回路と、
出力が前記複数のワード線にそれぞれ接続し少なくとも
１入力が前記遅延初期化信号の１つであり前記遅延初期
化信号が活性化レベルとなったら接続する前記ワード線
を活性化レベルとする複数の論理ゲートとを有する。
【００１１】前記遅延回路は複数の遅延素子を直列に接
続しそれぞれの遅延素子の出力をそれぞれ前記複数の遅
延初期化信号とする。
続しそれぞれの遅延素子の出力をそれぞれ前記複数の遅
延初期化信号とする。
【００１２】前記複数の遅延素子は、前記メモリセルへ
の書込時間よりも長い遅延時間を有している。
の書込時間よりも長い遅延時間を有している。
【００１３】前記メモリセルはＳＲＡＭである。
【００１４】更に本発明の半導体記憶装置は、複数のワ
ード線と、前記複数のワード線に直交して設けられる複
数のデータ線と、前記複数のワード線と前記複数のデー
タ線の交点に設けられた複数のメモリセルと、前記複数
のデータ線を初期化信号が活性化レベルの時に初期化レ
ベルにする初期化レベル手段と、前記初期化信号を全て
異なる遅延時間で遅延させ複数の遅延初期化信号として
出力する遅延回路と、出力が前記複数のワード線にそれ
ぞれ接続し一入力が前記遅延初期化信号の１つであり他
の入力がデコーダ出力のワード線選択信号であり前記遅
延初期化信号が活性化レベルとなったら接続する前記ワ
ード線を活性化レベルとする複数の論理ゲートとを有す
る。
ード線と、前記複数のワード線に直交して設けられる複
数のデータ線と、前記複数のワード線と前記複数のデー
タ線の交点に設けられた複数のメモリセルと、前記複数
のデータ線を初期化信号が活性化レベルの時に初期化レ
ベルにする初期化レベル手段と、前記初期化信号を全て
異なる遅延時間で遅延させ複数の遅延初期化信号として
出力する遅延回路と、出力が前記複数のワード線にそれ
ぞれ接続し一入力が前記遅延初期化信号の１つであり他
の入力がデコーダ出力のワード線選択信号であり前記遅
延初期化信号が活性化レベルとなったら接続する前記ワ
ード線を活性化レベルとする複数の論理ゲートとを有す
る。
【００１５】前記遅延回路は複数の遅延素子を直列に接
続し前記初期化信号を入力としそれぞれの遅延素子の出
力をそれぞれ前記複数の遅延初期化信号とする。
続し前記初期化信号を入力としそれぞれの遅延素子の出
力をそれぞれ前記複数の遅延初期化信号とする。
【００１６】前記複数の遅延素子は、前記メモリセルへ
の書込時間よりも長い遅延時間を有している。
の書込時間よりも長い遅延時間を有している。
【００１７】
【発明の実施の形態】本発明は、図１に示すように、Ｓ
ＲＡＭを例として説明する。
ＲＡＭを例として説明する。
【００１８】メモリセル１０１Ａ，１０１Ｂ・・・、１
０１Ｈがアレイ状に配置されており、それぞれワード線
ＷＤ０〜ＷＤｎ、相補の関係のデータ線ＤＴ、ＤＢに接
続している。
０１Ｈがアレイ状に配置されており、それぞれワード線
ＷＤ０〜ＷＤｎ、相補の関係のデータ線ＤＴ、ＤＢに接
続している。
【００１９】各メモリセルは、２つのインバータ１０
８，１０９および２つのスイッチングトランジスタ１１
０，１１１で構成され、特に初期化用トランジスタは含
んでいない。
８，１０９および２つのスイッチングトランジスタ１１
０，１１１で構成され、特に初期化用トランジスタは含
んでいない。
【００２０】データ線ＤＴ（またはビット線）と接地電
源間には、初期化トランジスタ１０６，１０７が接続さ
れている。これら初期化トランジスタ１０６，１０７の
ゲート電極には、電源投入を検出して活性化レベルとな
る初期化用信号ＲＥＳＥＴが供給される。従って、ＲＥ
ＳＥＴが”１”となると、全てのデータ線ＤＴは”０”
となる。初期化トランジスタの駆動能力は、ライトバッ
ファのトランジスタと同程度でよい。
源間には、初期化トランジスタ１０６，１０７が接続さ
れている。これら初期化トランジスタ１０６，１０７の
ゲート電極には、電源投入を検出して活性化レベルとな
る初期化用信号ＲＥＳＥＴが供給される。従って、ＲＥ
ＳＥＴが”１”となると、全てのデータ線ＤＴは”０”
となる。初期化トランジスタの駆動能力は、ライトバッ
ファのトランジスタと同程度でよい。
【００２１】各ワード線ＷＤ０，ＷＤ１・・ＷＡ３の一
端にＮＡＮＤゲート１０２Ａ，１０２Ｂ・・１０２Ｄの
出力がそれぞれ接続されている。これらＮＡＮＤゲート
の１つの入力はデコーダ（図示せず）の出力、つまり通
常のワード線ＷＤ０，ＷＤ１・・ＷＡ３である。
端にＮＡＮＤゲート１０２Ａ，１０２Ｂ・・１０２Ｄの
出力がそれぞれ接続されている。これらＮＡＮＤゲート
の１つの入力はデコーダ（図示せず）の出力、つまり通
常のワード線ＷＤ０，ＷＤ１・・ＷＡ３である。
【００２２】ＲＥＳＥＴは直列に接続された遅延素子１
０３，１０４，１０５から成る遅延回路にも入力されて
いる。各遅延素子の出力が、ＮＡＮＤゲートの第２の入
力となる（第１のＮＡＮＤゲート１０２Ａは除く）。
０３，１０４，１０５から成る遅延回路にも入力されて
いる。各遅延素子の出力が、ＮＡＮＤゲートの第２の入
力となる（第１のＮＡＮＤゲート１０２Ａは除く）。
【００２３】遅延回路により、ＲＥＳＥＴが活性化状態
となっても、各ＮＡＮＤゲートの出力は同時に活性化レ
ベル（”１”）になるわけではなく、遅延素子の遅延時
間に応じて、順次活性化レベルとなる。つまり、各ワー
ド線ＷＤ０，ＷＤ１・・ＷＡ３が順次活性化レベルとな
る。
となっても、各ＮＡＮＤゲートの出力は同時に活性化レ
ベル（”１”）になるわけではなく、遅延素子の遅延時
間に応じて、順次活性化レベルとなる。つまり、各ワー
ド線ＷＤ０，ＷＤ１・・ＷＡ３が順次活性化レベルとな
る。
【００２４】各遅延素子の遅延時間は、メモリセルへの
書き込み時間以上、例えば３ｎＳ程度に設定される。遅
延素子は、具体的には複数段のインバータ回路により構
成することができる。
書き込み時間以上、例えば３ｎＳ程度に設定される。遅
延素子は、具体的には複数段のインバータ回路により構
成することができる。
【００２５】なお、本実施例ではＮＡＮＤゲートとして
説明したが、要は、遅延したＲＥＳＥＴが活性化レベル
となったときに、ワード線を活性化レベルとする論理ゲ
ートであればよく、特にＮＡＮＤゲートに限定されるわ
けではなく、ＯＲゲート回路等でもかまわない。
説明したが、要は、遅延したＲＥＳＥＴが活性化レベル
となったときに、ワード線を活性化レベルとする論理ゲ
ートであればよく、特にＮＡＮＤゲートに限定されるわ
けではなく、ＯＲゲート回路等でもかまわない。
【００２６】次に、本実施例の動作について説明する。
図１において、メモリセル１０１Ａ内部のインバータ１
０８が“１”を出力している状態を、メモリセル１０１
Ａが“１”を保持している、または書き込まれていると
し、以下図２も参照して、初期化時の動作を説明する。
図１において、メモリセル１０１Ａ内部のインバータ１
０８が“１”を出力している状態を、メモリセル１０１
Ａが“１”を保持している、または書き込まれていると
し、以下図２も参照して、初期化時の動作を説明する。
【００２７】まず、電源投入が検出されＴ１のタイミン
グで初期化用信号ＲＥＳＥＴが“１”になると、初期化
トランジスタ１０６が開き、データ線ＤＴ０に“０”が
ドライブされる。同時に、ＮＡＮＤゲート１０２Ａの出
力に接続したワード線ＷＤ０が活性化レベルとなり、ワ
ード線ＷＤ０に接続するセル１０１Ａ（１０１Ｅ）に
“０”が書き込まれる。
グで初期化用信号ＲＥＳＥＴが“１”になると、初期化
トランジスタ１０６が開き、データ線ＤＴ０に“０”が
ドライブされる。同時に、ＮＡＮＤゲート１０２Ａの出
力に接続したワード線ＷＤ０が活性化レベルとなり、ワ
ード線ＷＤ０に接続するセル１０１Ａ（１０１Ｅ）に
“０”が書き込まれる。
【００２８】Ｔ２のタイミング（遅延素子１０３による
遅延後）にＮＡＮＤゲート１０２Ｂの出力が活性化レベ
ルとなるため、ワード線ＷＤ１が活性化され、セル１０
１Ｂに“０”が書き込まれる。
遅延後）にＮＡＮＤゲート１０２Ｂの出力が活性化レベ
ルとなるため、ワード線ＷＤ１が活性化され、セル１０
１Ｂに“０”が書き込まれる。
【００２９】以下同様にＴ３、Ｔ４でメモリセル１０１
Ｃ、１０１Ｄに対して順次“０”が書き込まれ、初期化
されていく。セル１０１Ｅ〜１０１Ｈについても初期化
は同様である。
Ｃ、１０１Ｄに対して順次“０”が書き込まれ、初期化
されていく。セル１０１Ｅ〜１０１Ｈについても初期化
は同様である。
【００３０】全てのワード線は同時に活性化されず、順
次活性化され、その間隔は遅延素子１０３，１０４，１
０５の遅延時間により決定する。この遅延時間はメモリ
セルへの書き込み時間よりも大きくなるように設定され
る。従って、同一のデータ線に接続された複数のメモリ
セルにおいては、同時に書き込まれることはない。
次活性化され、その間隔は遅延素子１０３，１０４，１
０５の遅延時間により決定する。この遅延時間はメモリ
セルへの書き込み時間よりも大きくなるように設定され
る。従って、同一のデータ線に接続された複数のメモリ
セルにおいては、同時に書き込まれることはない。
【００３１】そのため、データ線を駆動する初期化用ト
ランジスタ１０６は、１つのメモリセルに書き込むにた
るドライブ能力があれば良い。
ランジスタ１０６は、１つのメモリセルに書き込むにた
るドライブ能力があれば良い。
【００３２】なお、以上説明した実施例では、メモリセ
ルをＳＲＡＭとして説明したが、本発明はそれに限定さ
れず、他のＲＡＭであっても本実施例と同様の効果を得
ることができる。
ルをＳＲＡＭとして説明したが、本発明はそれに限定さ
れず、他のＲＡＭであっても本実施例と同様の効果を得
ることができる。
【００３３】
【発明の効果】本発明による第一の効果は、ソフトウェ
アで初期化する方法に比べて非同期、且つ高速に全メモ
リセルを初期化することができる点である。
アで初期化する方法に比べて非同期、且つ高速に全メモ
リセルを初期化することができる点である。
【００３４】その理由は、初期化用信号ＲＥＳＥＴに段
階的に遅延を設けることで、順次ワード線を活性化させ
る機能が生じるためで、且つ通常ｎエントリのラムの初
期化にｎクロック必要なところ、１〜３クロック分の時
間で初期化できるためである。これはエントリ数が大き
くなるほど顕著になる。
階的に遅延を設けることで、順次ワード線を活性化させ
る機能が生じるためで、且つ通常ｎエントリのラムの初
期化にｎクロック必要なところ、１〜３クロック分の時
間で初期化できるためである。これはエントリ数が大き
くなるほど顕著になる。
【００３５】第二の効果は、各メモリセルに初期化用ト
ランジスタを追加するハードウェアで初期化する方法に
比べて、面積が小さくなることである。
ランジスタを追加するハードウェアで初期化する方法に
比べて、面積が小さくなることである。
【００３６】その理由は、第１の従来例に示すように、
メモリセルの数だけ初期化用トランジスタを用意しなけ
ればならないからである。第１の従来例では、メモリセ
ルは７Ｔｒであるが、本発明は６Ｔｒであり、約１４％
の面積増加を押さえることができる。第三の効果は、カ
ウンタを用いたハードウェアで初期化する方法に比べ
て、回路構成が簡素なことである。
メモリセルの数だけ初期化用トランジスタを用意しなけ
ればならないからである。第１の従来例では、メモリセ
ルは７Ｔｒであるが、本発明は６Ｔｒであり、約１４％
の面積増加を押さえることができる。第三の効果は、カ
ウンタを用いたハードウェアで初期化する方法に比べ
て、回路構成が簡素なことである。
【００３７】その理由は、第２の従来例にあるカウンタ
といった、余分な回路が必要なく、且つクロックも必要
としないからである。
といった、余分な回路が必要なく、且つクロックも必要
としないからである。
【図１】本発明に使用するマクロブロックのレイアウト
設計フローを示す図である。
設計フローを示す図である。
【図２】本発明によるチップレイアウト設計フローを示
す図である。
す図である。
【図３】本発明にて設計したチップレイアウトを示す図
である。
である。
【図４】ダミー等価端子挿入前後のマクロのネットリス
トを示す図である。
トを示す図である。
１０１Ａ〜１０１Ｈ メモリセル １０２Ａ〜１０２Ｄ ＮＡＮＤゲート １０３，１０４，１０５ 遅延素子 １０６，１０７ 初期化用トランジスタ １０８，１０９ インバータ １１０，１１１ トランジスタ ２０１Ａ〜２０１Ｈ メモリセル ２０２ 初期化用トランジスタ ＷＤ０〜ＷＡ３ ワード線 ＤＴ０，ＤＴ１ データ線 ＤＢ０、ＤＢ１ データ線（反転） ＲＥＳＥＴ 初期化信号
Claims (7)
- 【請求項１】 複数のワード線と、前記複数のワード線
に直交して設けられる複数のデータ線と、前記複数のワ
ード線と前記複数のデータ線の交点に設けられた複数の
メモリセルと、前記複数のデータ線を初期化信号が活性
化レベルの時に初期化レベルにする初期化レベル手段
と、前記初期化信号を入力とし前記初期化信号に対して
全て遅延時間の異なる複数の遅延初期化信号を発生する
遅延回路と、出力が前記複数のワード線にそれぞれ接続
し少なくとも１入力が前記遅延初期化信号の１つであり
前記遅延初期化信号が活性化レベルとなったら接続する
前記ワード線を活性化レベルとする複数の論理ゲートと
を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記遅延回路は複数の遅延素子を直列に
接続しそれぞれの遅延素子の出力をそれぞれ前記複数の
遅延初期化信号とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記複数の遅延素子は、前記メモリセル
への書込時間よりも長い遅延時間を有している請求項２
記載の半導体記憶装置。 - 【請求項４】 前記メモリセルはＳＲＡＭである請求項
１記載の半導体記憶装置。 - 【請求項５】 複数のワード線と、前記複数のワード線
に直交して設けられる複数のデータ線と、前記複数のワ
ード線と前記複数のデータ線の交点に設けられた複数の
メモリセルと、前記複数のデータ線を初期化信号が活性
化レベルの時に初期化レベルにする初期化レベル手段
と、前記初期化信号を全て異なる遅延時間で遅延させ複
数の遅延初期化信号として出力する遅延回路と、出力が
前記複数のワード線にそれぞれ接続し一入力が前記遅延
初期化信号の１つであり他の入力がデコーダ出力のワー
ド線選択信号であり前記遅延初期化信号が活性化レベル
となったら接続する前記ワード線を活性化レベルとする
複数の論理ゲートとを有することを特徴とする半導体記
憶装置。 - 【請求項６】 前記遅延回路は複数の遅延素子を直列に
接続し前記初期化信号を入力としそれぞれの遅延素子の
出力をそれぞれ前記複数の遅延初期化信号とする請求項
５記載の半導体記憶装置。 - 【請求項７】 前記複数の遅延素子は、前記メモリセル
への書込時間よりも長い遅延時間を有している請求項６
記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158883A JP2001344977A (ja) | 2000-05-29 | 2000-05-29 | 半導体記憶装置 |
| US09/866,893 US6351431B2 (en) | 2000-05-29 | 2001-05-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158883A JP2001344977A (ja) | 2000-05-29 | 2000-05-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001344977A true JP2001344977A (ja) | 2001-12-14 |
Family
ID=18663284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000158883A Pending JP2001344977A (ja) | 2000-05-29 | 2000-05-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6351431B2 (ja) |
| JP (1) | JP2001344977A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013048523A1 (en) * | 2011-10-01 | 2013-04-04 | Intel Corporation | Fast platform hibernation and resumption for computing systems |
| US9336863B2 (en) | 2014-06-30 | 2016-05-10 | Qualcomm Incorporated | Dual write wordline memory cell |
| GB2561011B (en) | 2017-03-31 | 2021-03-17 | Advanced Risc Mach Ltd | Initialisation of a storage device |
| US11137919B2 (en) | 2017-10-30 | 2021-10-05 | Arm Ltd. | Initialisation of a storage device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2588936B2 (ja) * | 1988-07-04 | 1997-03-12 | 沖電気工業株式会社 | 半導体記憶装置 |
| JPH11288587A (ja) * | 1998-04-01 | 1999-10-19 | Hitachi Ltd | 半導体集積回路装置 |
-
2000
- 2000-05-29 JP JP2000158883A patent/JP2001344977A/ja active Pending
-
2001
- 2001-05-29 US US09/866,893 patent/US6351431B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20010046173A1 (en) | 2001-11-29 |
| US6351431B2 (en) | 2002-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6385709B2 (en) | Multiplexed data transfer arrangement including a multi-phase signal generator for latency control | |
| US5955905A (en) | Signal generator with synchronous mirror delay circuit | |
| US6351427B1 (en) | Stored write scheme for high speed/wide bandwidth memory devices | |
| US10460795B2 (en) | Multiport memory, memory macro and semiconductor device | |
| TWI478172B (zh) | 在區域控制電路上使用位準偏移器之字線驅動器 | |
| JP3717949B2 (ja) | 同期式半導体メモリ装置のデータ出力バッファ | |
| US6301322B1 (en) | Balanced dual-edge triggered data bit shifting circuit and method | |
| US6195309B1 (en) | Timing circuit for a burst-mode address counter | |
| JPH0896574A (ja) | 半導体記憶装置 | |
| JP3953691B2 (ja) | 集積回路及び同期型半導体メモリ装置 | |
| JPH07192470A (ja) | 半導体メモリの出力回路 | |
| US6414902B2 (en) | Use of setup time to send signal through die | |
| KR0161306B1 (ko) | 반도체 메모리 장치 | |
| US6385108B2 (en) | Voltage differential sensing circuit and methods of using same | |
| JP2837127B2 (ja) | デュアルポートメモリ装置及びそのシリアルデータ出力方法 | |
| JP2001344977A (ja) | 半導体記憶装置 | |
| JP2848314B2 (ja) | 半導体記憶装置 | |
| US6597201B1 (en) | Dynamic predecoder circuitry for memory circuits | |
| US6058068A (en) | Write driver with locally generated reset pulse | |
| KR100625818B1 (ko) | 글로벌 데이터 버스 래치 | |
| JPH01196790A (ja) | 半導体メモリ装置 | |
| JPH0887879A (ja) | 半導体記憶装置 | |
| JPH1064268A (ja) | 半導体メモリ素子の入力バッファ回路 | |
| JPH07153259A (ja) | パワーオン・リセット回路、及び半導体記憶装置、並びにデータ処理システム | |
| JPH0585051B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031224 |