JPH1064268A - 半導体メモリ素子の入力バッファ回路 - Google Patents
半導体メモリ素子の入力バッファ回路Info
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- JPH1064268A JPH1064268A JP9183143A JP18314397A JPH1064268A JP H1064268 A JPH1064268 A JP H1064268A JP 9183143 A JP9183143 A JP 9183143A JP 18314397 A JP18314397 A JP 18314397A JP H1064268 A JPH1064268 A JP H1064268A
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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Abstract
(57)【要約】
【課題】 本発明はメモリ素子の入力バッファ回路にお
いて、メモリ素子の出力ノイズによる入力バッファ内へ
の帰還による誤動作を防止するため、出力ノイズが発生
する場合、それによる入力バッファへの入力信号の変化
を無視し、最初の入力信号の変化のみに反応した後、出
力ノイズが減少すると、更に入力信号の変化に動作する
ようにして、出力ノイズが相対的に多い多出力メモリ素
子の入力特性を改善できる入力バッファ回路に関する。 【解決手段】 本発明は、外部からＲＡＳ信号を入力す
るバッファ入力部１００と、外部からＤＯＥ信号を入力
し所定時間の間遅延させるためのデータ出力イネーブル
ロック部２００及び、データ出力イネーブルロック部か
ら遅延され印加されるＤＯＥ信号によって、バッファ入
力部から印加されるＲＡＳ信号を出力するためのバッフ
ァ出力部３００を含むことを特徴とする。
いて、メモリ素子の出力ノイズによる入力バッファ内へ
の帰還による誤動作を防止するため、出力ノイズが発生
する場合、それによる入力バッファへの入力信号の変化
を無視し、最初の入力信号の変化のみに反応した後、出
力ノイズが減少すると、更に入力信号の変化に動作する
ようにして、出力ノイズが相対的に多い多出力メモリ素
子の入力特性を改善できる入力バッファ回路に関する。 【解決手段】 本発明は、外部からＲＡＳ信号を入力す
るバッファ入力部１００と、外部からＤＯＥ信号を入力
し所定時間の間遅延させるためのデータ出力イネーブル
ロック部２００及び、データ出力イネーブルロック部か
ら遅延され印加されるＤＯＥ信号によって、バッファ入
力部から印加されるＲＡＳ信号を出力するためのバッフ
ァ出力部３００を含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
の入力バッファ回路に関するもので、特にメモリ素子の
雑音特性を改善できる入力バッファ回路に関する。
の入力バッファ回路に関するもので、特にメモリ素子の
雑音特性を改善できる入力バッファ回路に関する。
【０００２】
【従来の技術】メモリ素子の動作は、外部回路のロジッ
クレベル定義の多様さ、入出力インピーダンス、ノイズ
等の外部信号に大きく影響される。このような外部信号
をメモリ素子内部の電圧レベルに合せて調整し選択して
受け入れるための回路が、入力バッファ(Input buffer)
である。この入力バッファは、ロジックレベルが定義さ
れると、ノイズによるレベル変化がなく、ロジックロー
で認識する電圧（ＶIL）が、できるだけ高い電圧を持た
ねばならないし、ロジックハイで認識する電圧（ＶIH）
が、できるだけ低い電圧を有するように設計されねばな
らない。これは信号処理の高速化を図るためである。
クレベル定義の多様さ、入出力インピーダンス、ノイズ
等の外部信号に大きく影響される。このような外部信号
をメモリ素子内部の電圧レベルに合せて調整し選択して
受け入れるための回路が、入力バッファ(Input buffer)
である。この入力バッファは、ロジックレベルが定義さ
れると、ノイズによるレベル変化がなく、ロジックロー
で認識する電圧（ＶIL）が、できるだけ高い電圧を持た
ねばならないし、ロジックハイで認識する電圧（ＶIH）
が、できるだけ低い電圧を有するように設計されねばな
らない。これは信号処理の高速化を図るためである。
【０００３】前記のようなメモリ素子の入力バッファに
おいて、その出力端は入力信号の“ハイからロー”また
は“ローからハイ”のレベル変化に敏感に変化するよう
に設計されているので、ノイズによる入力信号の小さい
変化にも出力端が変化し、誤動作を誘発させることもあ
る。このようなノイズは、メモリ素子においてデータを
書く(write) 場合よりは読む(read)場合の出力ノイズ
が、入力バッファ内に帰還しつつ入力信号を変化させ、
バッファ内の誤動作を誘発させる。
おいて、その出力端は入力信号の“ハイからロー”また
は“ローからハイ”のレベル変化に敏感に変化するよう
に設計されているので、ノイズによる入力信号の小さい
変化にも出力端が変化し、誤動作を誘発させることもあ
る。このようなノイズは、メモリ素子においてデータを
書く(write) 場合よりは読む(read)場合の出力ノイズ
が、入力バッファ内に帰還しつつ入力信号を変化させ、
バッファ内の誤動作を誘発させる。
【０００４】
【発明が解決しようとする課題】本発明は、出力ノイズ
による入力信号の変化に関係なく、入力信号の最初の変
化のみに応答し、ノイズ特性を改善させる、半導体メモ
リ装置の入力バッファ回路を提供することにその目的が
ある。
による入力信号の変化に関係なく、入力信号の最初の変
化のみに応答し、ノイズ特性を改善させる、半導体メモ
リ装置の入力バッファ回路を提供することにその目的が
ある。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
めの、本発明による入力バッファ回路は、ローアドレス
ストローブ信号（／ＲＡＳ信号）を入力するバッファ入
力部と、外部から同期信号（ＤＯＥ信号）を入力し所定
時間の間遅延させるためのデータ出力イネーブルロック
部及び、データ出力イネーブルロック部から遅延され印
加されるＤＯＥ信号によって、バッファ入力部から印加
される／ＲＡＳ信号を出力するためのバッファ出力部と
を含むことを特徴とする。
めの、本発明による入力バッファ回路は、ローアドレス
ストローブ信号（／ＲＡＳ信号）を入力するバッファ入
力部と、外部から同期信号（ＤＯＥ信号）を入力し所定
時間の間遅延させるためのデータ出力イネーブルロック
部及び、データ出力イネーブルロック部から遅延され印
加されるＤＯＥ信号によって、バッファ入力部から印加
される／ＲＡＳ信号を出力するためのバッファ出力部と
を含むことを特徴とする。
【０００６】ここにおいてＤＯＥ信号は、メモリ素子内
のデータを読む時に使用するカラムアドレスストローブ
信号（ＣＡＳ信号）と同期される。
のデータを読む時に使用するカラムアドレスストローブ
信号（ＣＡＳ信号）と同期される。
【０００７】そして、前記／ＲＡＳ信号を入力とするバ
ッファ入力部は駆動電圧が印加されるソース端子と、ド
レーン端子と、／ＲＡＳ信号が印加されるゲート端子と
を含む第１トランジスタと、前記第１トランジスタのド
レーン端子に連結されたソース端子と、ドレーン端子
と、外部から／ＲＡＳ信号が印加されるゲート端子とを
含む第２トランジスタと、前記第２トランジスタのドレ
ーン端子に連結され反転された／ＲＡＳ信号を出力する
ドレーン端子と、ソース端子と、外部から／ＲＡＳ信号
が印加されるゲート端子とを含む第３トランジスタと、
前記第３トランジスタのソース端子に連結されたソース
端子と、接地されたドレーン端子、駆動電圧が印加され
るゲート端子とを含む第４トランジスタと、前記第２ト
ランジスタのドレーン端子と第３トランジスタのソース
端子の連結点から出力される信号を反転するための第１
インバーターと、前記第１インバーターから出力される
信号を反転させるための第２インバーターと、前記第２
インバーターから出力される信号を反転させるための、
第３インバーターとを含むことを特徴とする。
ッファ入力部は駆動電圧が印加されるソース端子と、ド
レーン端子と、／ＲＡＳ信号が印加されるゲート端子と
を含む第１トランジスタと、前記第１トランジスタのド
レーン端子に連結されたソース端子と、ドレーン端子
と、外部から／ＲＡＳ信号が印加されるゲート端子とを
含む第２トランジスタと、前記第２トランジスタのドレ
ーン端子に連結され反転された／ＲＡＳ信号を出力する
ドレーン端子と、ソース端子と、外部から／ＲＡＳ信号
が印加されるゲート端子とを含む第３トランジスタと、
前記第３トランジスタのソース端子に連結されたソース
端子と、接地されたドレーン端子、駆動電圧が印加され
るゲート端子とを含む第４トランジスタと、前記第２ト
ランジスタのドレーン端子と第３トランジスタのソース
端子の連結点から出力される信号を反転するための第１
インバーターと、前記第１インバーターから出力される
信号を反転させるための第２インバーターと、前記第２
インバーターから出力される信号を反転させるための、
第３インバーターとを含むことを特徴とする。
【０００８】前記の構成からなる本発明によると、出力
ノイズが発生する時に入力バッファ回路は、データ出力
イネーブル（ＤＯＥ）ロック部により所定の遅延時間の
間バッファ入力端の信号の変化を無視し、最初の入力信
号変化のみに反応する。その後、前記所定の遅延時間が
経過した後、更に入力信号の変化により入力バッファ回
路を動作させ、出力ノイズ特性を改善することができ
る。
ノイズが発生する時に入力バッファ回路は、データ出力
イネーブル（ＤＯＥ）ロック部により所定の遅延時間の
間バッファ入力端の信号の変化を無視し、最初の入力信
号変化のみに反応する。その後、前記所定の遅延時間が
経過した後、更に入力信号の変化により入力バッファ回
路を動作させ、出力ノイズ特性を改善することができ
る。
【０００９】前記の講成からなる本発明によれば、／Ｒ
ＡＳ信号が“ハイ”から“ロー”に変換する時に発生さ
れるメモリ素子の出力ノイズが、入力バッファの入力信
号に帰還される時、所定時間の間入力信号の変化を無視
し、最初の入力信号の変化のみに反応した後、更に出力
ノイズが減少すると、入力信号の変化により動作するこ
とになる。
ＡＳ信号が“ハイ”から“ロー”に変換する時に発生さ
れるメモリ素子の出力ノイズが、入力バッファの入力信
号に帰還される時、所定時間の間入力信号の変化を無視
し、最初の入力信号の変化のみに反応した後、更に出力
ノイズが減少すると、入力信号の変化により動作するこ
とになる。
【００１０】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施例を説明する。
明の実施例を説明する。
【００１１】図１は、本発明の一実施例による入力バッ
ファ回路を示した図面である。入力バッファ回路は、外
部から／ＲＡＳ（Row Address Strobe )信号を、入力信
号を入力するためのバッファ入力部１００；ＤＯＥ信号
を所定時間の間遅延させるためのデータ出力イネーブル
(Data Output Enable ；以下、ＤＯＥと称する）ロック
部２００；前記ＤＯＥロック部２００の出力信号によっ
て、バッファ入力部１００からのノイズが除去されたロ
ーアドレスストローブ信号（ＲＡＳ１）を出力するバッ
ファ出力部３００とを備える。
ファ回路を示した図面である。入力バッファ回路は、外
部から／ＲＡＳ（Row Address Strobe )信号を、入力信
号を入力するためのバッファ入力部１００；ＤＯＥ信号
を所定時間の間遅延させるためのデータ出力イネーブル
(Data Output Enable ；以下、ＤＯＥと称する）ロック
部２００；前記ＤＯＥロック部２００の出力信号によっ
て、バッファ入力部１００からのノイズが除去されたロ
ーアドレスストローブ信号（ＲＡＳ１）を出力するバッ
ファ出力部３００とを備える。
【００１２】まず、バッファ入力部１００は、／ＲＡＳ
信号がそれぞれのゲートに印加される、直列連結された
第１〜第３ＭＯＳトランジスタ（Ｍ１〜Ｍ３）と、第３
ＭＯＳトランジスタ（Ｍ３）と直列連結され、ゲートに
動作電圧（Ｖｄｄ）が印加される第４ＭＯＳトランジス
タ（Ｍ４）とを備える。ここにおいて、第１〜第２ＭＯ
Ｓトランジスタ（Ｍ１〜Ｍ２）はＰＭＯＳトランジスタ
であり、第３〜第４ＭＯＳトランジスタ（Ｍ３〜Ｍ４）
はＮＭＯＳトランジスタである。
信号がそれぞれのゲートに印加される、直列連結された
第１〜第３ＭＯＳトランジスタ（Ｍ１〜Ｍ３）と、第３
ＭＯＳトランジスタ（Ｍ３）と直列連結され、ゲートに
動作電圧（Ｖｄｄ）が印加される第４ＭＯＳトランジス
タ（Ｍ４）とを備える。ここにおいて、第１〜第２ＭＯ
Ｓトランジスタ（Ｍ１〜Ｍ２）はＰＭＯＳトランジスタ
であり、第３〜第４ＭＯＳトランジスタ（Ｍ３〜Ｍ４）
はＮＭＯＳトランジスタである。
【００１３】そして、第２及び第３トランジスタ（Ｍ
２、Ｍ３）が直列接続ノード（Ａ）からの出力信号を反
転する、多数のインバーター（ＩＮＶ１〜ＩＮＶ３）を
備える。
２、Ｍ３）が直列接続ノード（Ａ）からの出力信号を反
転する、多数のインバーター（ＩＮＶ１〜ＩＮＶ３）を
備える。
【００１４】すなわち、ノード（Ａ）の出力信号を反転
する第１インバーター（ＩＮＶ１）と、この第１インバ
ーター（ＩＮＶ１）の出力信号を反転する第２インバー
ター（ＩＮＶ２）と、この第２インバーター（ＩＮＶ
２）の出力信号を反転する第３インバーター（ＩＮＶ
３）とを備えるバッファ入力部１００は、第３インバー
ター（ＩＮＶ３）を通して／ＲＡＳ信号を出力するよう
になる。
する第１インバーター（ＩＮＶ１）と、この第１インバ
ーター（ＩＮＶ１）の出力信号を反転する第２インバー
ター（ＩＮＶ２）と、この第２インバーター（ＩＮＶ
２）の出力信号を反転する第３インバーター（ＩＮＶ
３）とを備えるバッファ入力部１００は、第３インバー
ター（ＩＮＶ３）を通して／ＲＡＳ信号を出力するよう
になる。
【００１５】また、ＤＯＥロック部２００は、外部から
印加されるＤＯＥ信号を、所定時間の間遅延させるため
のオッドディレー(210；Odd Delay ）と、外部から印加
されるＤＯＥ信号と、オッドディレー２１０からディレ
ーされたＤＯＥ信号とを入力して論理ナンドする第１ナ
ンドゲート（ＮＡＮＤ１）と、この第１ナンドゲート
（ＮＡＮＤ１）の出力を反転させるための第４インバー
ター（ＩＮＶ４）及び、この第４インバーター（ＩＮＶ
４）の出力を反転する第５インバーター（ＩＮＶ５）と
を備える。ここにおいて、オッドディレー２１０のディ
レー時間は、予想される出力ノイズの存続時間、／ＲＡ
Ｓ信号の変換時間及び／ＣＡＳ(Column Address Strob
e) 信号の変換時間を考え、１２ｎｓ〜１５ｎｓに設定
する。
印加されるＤＯＥ信号を、所定時間の間遅延させるため
のオッドディレー(210；Odd Delay ）と、外部から印加
されるＤＯＥ信号と、オッドディレー２１０からディレ
ーされたＤＯＥ信号とを入力して論理ナンドする第１ナ
ンドゲート（ＮＡＮＤ１）と、この第１ナンドゲート
（ＮＡＮＤ１）の出力を反転させるための第４インバー
ター（ＩＮＶ４）及び、この第４インバーター（ＩＮＶ
４）の出力を反転する第５インバーター（ＩＮＶ５）と
を備える。ここにおいて、オッドディレー２１０のディ
レー時間は、予想される出力ノイズの存続時間、／ＲＡ
Ｓ信号の変換時間及び／ＣＡＳ(Column Address Strob
e) 信号の変換時間を考え、１２ｎｓ〜１５ｎｓに設定
する。
【００１６】バッファ出力端３００は、バッファ入力端
１００の第３インバーター（ＩＮＶ３）の出力とノード
点Ｂとを通して、データ出力イネーブルロック部２００
の第５インバーター（ＩＮＶ５）の出力信号を入力とす
る第２ナンドゲート（ＮＡＮＤ２）と、この第２ナンド
ゲート（ＮＡＮＤ２）の出力を反転出力する多数のイン
バーター、すなわち第２ナンドゲート（ＮＡＮＤ２）の
出力を反転する第６インバーター（ＩＮＶ６）、この第
６インバーター（ＩＮＶ６）の出力を反転する第７イン
バーター（ＩＮＶ７）、前記第７インバーター（ＩＮＶ
７）の出力を反転させ、ＲＡＳ１信号を出力するための
第８インバーター（ＩＮＶ８）とを備える。
１００の第３インバーター（ＩＮＶ３）の出力とノード
点Ｂとを通して、データ出力イネーブルロック部２００
の第５インバーター（ＩＮＶ５）の出力信号を入力とす
る第２ナンドゲート（ＮＡＮＤ２）と、この第２ナンド
ゲート（ＮＡＮＤ２）の出力を反転出力する多数のイン
バーター、すなわち第２ナンドゲート（ＮＡＮＤ２）の
出力を反転する第６インバーター（ＩＮＶ６）、この第
６インバーター（ＩＮＶ６）の出力を反転する第７イン
バーター（ＩＮＶ７）、前記第７インバーター（ＩＮＶ
７）の出力を反転させ、ＲＡＳ１信号を出力するための
第８インバーター（ＩＮＶ８）とを備える。
【００１７】図２は、図１のメモリ素子の入力バッファ
回路において、リード動作を実行する場合、／ＲＡＳ信
号、ＤＯＥ信号及び／ＣＡＳ(Column Address Strobe)
及び外部ノイズ、オッドディレーされたＤＯＥ信号、Ｉ
ＮＶ３、５の出力信号、ＮＡＮＤ２の出力信号、ＲＡＳ
１信号とを示した動作タイミング図である。
回路において、リード動作を実行する場合、／ＲＡＳ信
号、ＤＯＥ信号及び／ＣＡＳ(Column Address Strobe)
及び外部ノイズ、オッドディレーされたＤＯＥ信号、Ｉ
ＮＶ３、５の出力信号、ＮＡＮＤ２の出力信号、ＲＡＳ
１信号とを示した動作タイミング図である。
【００１８】まず、／ＲＡＳ信号がハイ状態からロー状
態となると、ノードＡからの出力は“ロー”から“ハ
イ”に変換され、その場合のノード点Ｂは、／ＣＡＳ信
号と同期されたＤＯＥ信号が、一定期間の間続けて“ロ
ー”状態であるので、“ハイ”に維持される。従って、
第２ナンドゲート（ＮＡＮＤ２）の出力は、バッファ入
力端１００の第２インバーター（ＩＮＶ２）の出力信号
により決定される。以後／ＣＡＳ信号が“ハイ”から
“ロー”に変換され、従って、前記／ＣＡＳ信号と同期
されたＤＯＥ信号が“ロー”から“ハイ”に変換され
る。／ＲＡＳ信号が下降した後センシングノイズ（Ｓ
Ｎ；Sensing Noise)と／ＣＡＳ信号の下降後、出力ノイ
ズ（ＯＮ；Output Noise )が発生されるが、この場合Ｄ
ＯＥ信号がイネーブル、すなわち“ハイ”となると、第
１ナンドゲート（ＮＡＮＤ１）の出力は、オッドディレ
ー２１０のディレー時間、すなわち約１２ｎｓ〜１５ｎ
ｓ間のみに“ロー”を維持しつつ、第２ナンドゲート
（ＮＡＮＤ２）の出力を、入力信号の変化に関係なく
“ハイ”を維持させて、／ＲＡＳ信号が“ハイ”から
“ロー”に変換する時、出力ノイズによるバッファの誤
動作を防止することができる。
態となると、ノードＡからの出力は“ロー”から“ハ
イ”に変換され、その場合のノード点Ｂは、／ＣＡＳ信
号と同期されたＤＯＥ信号が、一定期間の間続けて“ロ
ー”状態であるので、“ハイ”に維持される。従って、
第２ナンドゲート（ＮＡＮＤ２）の出力は、バッファ入
力端１００の第２インバーター（ＩＮＶ２）の出力信号
により決定される。以後／ＣＡＳ信号が“ハイ”から
“ロー”に変換され、従って、前記／ＣＡＳ信号と同期
されたＤＯＥ信号が“ロー”から“ハイ”に変換され
る。／ＲＡＳ信号が下降した後センシングノイズ（Ｓ
Ｎ；Sensing Noise)と／ＣＡＳ信号の下降後、出力ノイ
ズ（ＯＮ；Output Noise )が発生されるが、この場合Ｄ
ＯＥ信号がイネーブル、すなわち“ハイ”となると、第
１ナンドゲート（ＮＡＮＤ１）の出力は、オッドディレ
ー２１０のディレー時間、すなわち約１２ｎｓ〜１５ｎ
ｓ間のみに“ロー”を維持しつつ、第２ナンドゲート
（ＮＡＮＤ２）の出力を、入力信号の変化に関係なく
“ハイ”を維持させて、／ＲＡＳ信号が“ハイ”から
“ロー”に変換する時、出力ノイズによるバッファの誤
動作を防止することができる。
【００１９】
【発明の効果】前記の実施例による入力バッファによる
と、／ＲＡＳ信号が“ハイ”から“ロー”に変換される
時に発生されるメモリ素子の出力ノイズが、入力バッフ
ァの入力信号に帰還される時、所定時間の間入力信号の
変化を無視し、最初の入力信号の変化のみに反応した
後、更に出力ノイズが減少すると、入力信号の変化によ
り動作することになり、出力ノイズが相対的に多い多出
力メモリ素子の入力特性が改善される。
と、／ＲＡＳ信号が“ハイ”から“ロー”に変換される
時に発生されるメモリ素子の出力ノイズが、入力バッフ
ァの入力信号に帰還される時、所定時間の間入力信号の
変化を無視し、最初の入力信号の変化のみに反応した
後、更に出力ノイズが減少すると、入力信号の変化によ
り動作することになり、出力ノイズが相対的に多い多出
力メモリ素子の入力特性が改善される。
【００２０】また、本発明は前記の実施例に限定され
ず、本発明の技術的な要旨から外れず範囲以内で、多様
に変形させて実施し得る。
ず、本発明の技術的な要旨から外れず範囲以内で、多様
に変形させて実施し得る。
【００２１】以上の説明のごとく、本発明によると多出
力メモリ素子の入力特性を改善できる入力バッファ回路
を実現し得るようになる。
力メモリ素子の入力特性を改善できる入力バッファ回路
を実現し得るようになる。
【図１】本発明の一実施例による入力バッファ回路を図
示した図面。
示した図面。
【図２】（Ａ）〜（Ｉ）は、図１に図示した本発明の一
実施例による入力バッファ回路の動作タイミング図を示
した図面。
実施例による入力バッファ回路の動作タイミング図を示
した図面。
１００ バッファ入力部 ２００ データ出力イネーブルロック部 ２１０ オッドディレー ３００ バッファ出力部
Claims (5)
- 【請求項１】 ローアドレスストローブ信号（以下、／
ＲＡＳ信号という）を入力してノイズが除去されたロー
アドレスストローブ信号を出力するメモリ素子の入力バ
ッファ回路において、 外部から／ＲＡＳ信号を入力するバッファ入力部と、 外部からカラムアドレスストローブ信号と同期した同期
信号を、所定時間遅延させて出力するためのデータ出力
イネーブルロック部と、 データ出力イネーブルロック部から出力端に出力される
信号を制御信号とし、 前記バッファ入力部の前記／ＲＡＳ信号を入力信号とし
て、前記制御信号によりノイズが除去されたローアドレ
スストローブ信号を出力するためのバッファ出力部とを
含むことを特徴とする半導体メモリ素子の入力バッファ
回路。 - 【請求項２】 前記／ＲＡＳ信号を入力とするバッファ
入力部は駆動電圧が印加されるソース端子と、ドレーン
端子と、／ＲＡＳ信号が印加されるゲート端子とを含む
第１トランジスタと、 前記第１トランジスタのドレーン端子に連結されたソー
ス端子と、ドレーン端子と、外部から／ＲＡＳ信号が印
加されるゲート端子とを含む第２トランジスタと、 前記第２トランジスタのドレーン端子に連結され反転さ
れた／ＲＡＳ信号を出力するドレーン端子と、ソース端
子と、外部から／ＲＡＳ信号が印加されるゲート端子と
を含む第３トランジスタと、 前記第３トランジスタのソース端子に連結されたソース
端子と、接地されたドレーン端子、駆動電圧が印加され
るゲート端子とを含む第４トランジスタと、 前記第２トランジスタのドレーン端子と第３トランジス
タのソース端子の連結点から出力される信号を反転する
ための複数のインバーターとを含むことを特徴とする請
求項１記載の半導体メモリ素子の入力バッファ回路。 - 【請求項３】 第１及び第２トランジスタは、ＰＭＯＳ
トランジスタであり、第３及び第４トランジスタはＮＭ
ＯＳトランジスタであることを特徴とする、請求項２記
載の半導体メモリ素子の入力バッファ回路。 - 【請求項４】 前記データ出力イネーブルロック部は、
外部から印加される前記同期信号を所定時間の間反転遅
延させるためのオッドディレー部と、 外部から印加される前記同期信号を第１入力とし、前記
オッドディレー部から反転遅延された信号を第２入力と
して論理ナンドするための第１ナンドゲートと、 前記第１ナンドゲートの出力を反転させるための第４イ
ンバーターと、 前記第４インバーターの出力を反転させるための第５イ
ンバーターとを含むことを特徴とする、請求項１記載の
半導体メモリ素子の入力バッファ回路。 - 【請求項５】 前記のバッファ出力端は、前記バッファ
入力端及び前記データ出力イネーブルロック部から入力
される二つの信号を入力し論理ナンドするための第２ナ
ンドゲートと、 前記第２ナンドゲートの出力を反転させた信号を出力す
る複数のインバーターとから構成されたことを特徴とす
る請求項１記載の半導体メモリ素子の入力バッファ回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P26323 | 1996-06-29 | ||
| KR1019960026323A KR100231431B1 (ko) | 1996-06-29 | 1996-06-29 | 입력 버퍼 회로 |
Publications (1)
| Publication Number | Publication Date |
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| JPH1064268A true JPH1064268A (ja) | 1998-03-06 |
Family
ID=19465076
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| JP9183143A Pending JPH1064268A (ja) | 1996-06-29 | 1997-06-24 | 半導体メモリ素子の入力バッファ回路 |
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Cited By (1)
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- 1997-06-27 DE DE19727424A patent/DE19727424B4/de not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295055B2 (en) | 2004-12-07 | 2007-11-13 | Oki Electric Industry Co., Ltd. | Device for eliminating clock signal noise in a semiconductor integrated circuit |
Also Published As
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| KR100231431B1 (ko) | 1999-11-15 |
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