DE19727424A1 - Eingabepuffer für ein Halbleiterspeicherbauelement - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Eingabe- bzw. Eingangspuffer für ein Halbleiterspeicherbauelement und insbesondere auf einen Eingabe- bzw. Eingangspuffer zum Verbessern der Rauscheigenschaften bzw. Rauschkennwerte des Speicherbauelements gemäß dem Patentanspruch 1.

Der Betrieb bzw. die Wirkungsweise eines Speicherbauelements wird durch verschiedene Logikpegel von externen Schaltkreisen und externen Signalen, wie Ein­ gabe/Ausgabeimpedanz oder Rauschen stark beeinflußt. Ein Eingabepuffer verwendet und wählt diese externen Signale in Abstimmung mit dem internen Spannungspegel des Speicherbauelements. Ein solcher Eingabepuffer sollte so entworfen werden, daß er keine Veränderung des Pegels aufgrund eines Rauschens aufweist, sobald der logische Pegel definiert bzw. festgelegt ist. Zusätzlich sollte der Eingabepuffer einen Spannungspegel aufweisen, welcher so groß ist wie eine logische untere bzw. "Low" Spannung V_IL, und einen Spannungspegel aufweisen so niedrig wie eine logische obere bzw. "High" Spannung V_IH, wodurch die Spannungspegel innerhalb einer Schwellenspannung bzw. Schwellwertspannung liegen. Der Zweck der oben erwähnten Begrenzung des Bereichs des Spannungspegels ist es, eine schnellere Signalverarbeitung zu ermöglichen.

Bei dem oben beschriebenen Eingabe- bzw. Eingangspuffer eines Speicherbau­ elements ist der Ausgabeanschluß so entworfen, daß er sich empfindlich verändert in Abstimmung mit bzw. Abhängigkeit von einer Eingabesignalpegelveränderung von HIGH auf LOW oder umgekehrt. Diese Konstruktion neigt dazu, ein schlechtes bzw. fehlerhaftes Funktionieren eines Schaltkreises aufgrund dessen Überempfindlichkeit zu verursachen, selbst in dem Falle einer kleinen Veränderung des Eingabesignals aufgrund eines Rauschens. Das Eingaberauschen, welches auf das Ausgabesignal während des Lesens von Daten rückgekoppelt wird, verursacht mehr Probleme für das Speicherbauelement als das Schreiben von Daten.

Aufgabe der vorliegenden Erfindung ist es, einen Eingabe- bzw. Eingangspuffer für ein Halbleiterspeicherbauelement zu schaffen, welches so entworfen ist, daß die Rauscheigenschaften bzw. Rauschkennwerte verbessert werden durch das Ansprechen auf nur die anfängliche Veränderung des Eingangs- bzw. Eingabesignals ohne Beachtung von Veränderungen des Rückwirkungs- bzw. Rückkopplungsaus­ gaberauschens (feedback output noise).

Die obige Aufgabe wird mittels des Gegenstandes des Patentanspruchs 1 gelöst. Zweckmäßige Ausführungsformen gehen aus den Unteransprüchen hervor.

Um das Ziel der vorliegenden Erfindung zu erreichen, umfaßt ein Eingabe- bzw. Eingangspuffer: Einen Puffereingabe- bzw. -eingangsbereich zum Erhalten bzw. Empfangen des ; einen Datenausgabefreigabe- (data output enable; DOE) Sperr­ bzw. Blockierbereich zum Verzögern eines DOE-Signals um einen vorherbestimmten Zeitraum; und einen Pufferausgabebereich zum Erzeugen des -Signals, welches an den Eingabe- bzw. Eingangsbereich in Abstimmung mit bzw. entsprechend dem DOE-Signal angelegt wird, welches mit einer Verzögerung durch den DOE-Sperr­ bzw. Blockierbereich erzeugt wird. Zusätzlich ist das DOE-Signal mit dem CAS- Signal synchronisiert, welches während dem Lesen von Daten von dem Speicherbau­ element verwendet wird.

Des weiteren beachtet der Eingabepuffer der vorliegenden Erfindung die Verände­ rung des Eingabesignals, welches durch Rauschen des Ausgabesignals verursacht wird, nicht während eines vorherbestimmten Zeitraums und reagiert demzufolge nur auf die anfängliche Veränderung des Eingabesignals. Der Eingabepuffer arbeitet bzw. schaltet in Abstimmung bzw. Abhängigkeit von den Veränderungen des Eingabesignals nur, nachdem das Ausgaberauschen abnimmt, wodurch die Ausgabeeigenschaften verbessert werden.

Die beiliegenden Zeichnungen, welche aufgenommen wurden, um ein besseres Verständnis der Erfindung zu ermöglichen, und in diese Beschreibung einbezogen werden und einen Teil davon darstellen, veranschaulichen Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien bzw. Wirkungsweise der Erfindung zu erläutern; wobei

Fig. 1 eine graphische Darstellung eines Eingabepuffers gemäß einer Ausführungsform der vorliegenden Erfindung darstellt; und

Fig. 2A-2I die zeitliche Arbeitsweise des in Fig. 1 dargestellten Ein­ gabepuffers der vorliegenden Erfindung zeigen.

Eine ausführliche Beschreibung einer Ausführungsform der vorliegenden Erfindung ist unten unter Bezugnahme auf die beiliegenden Zeichnungen dargestellt.

Bezugnehmend auf Fig. 1 weist ein Eingabe- bzw. Eingangspufferschaltkreis der vorliegenden Erfindung einen Puffereingabebereich 100 zum Empfangen bzw. Aufnehmen eines Reihen- bzw. Zeilen(abtast)impulses (row address strobe) als dem Eingabesignal auf, einen Datenausgabefreigabe- (data output enable; DOE) Sperr- bzw. Blockierbereich 200 zum Verzögern des DOE-Signals um einen vorherbestimmten Zeitraum; und einen Pufferausgabebereich 300 zum Erzeugen der -Ausgabe von dem Puffereingabebereich 100, welche in Abstimmung mit dem Ausgabesignal des DOE-Sperrbereichs 200 erzeugt wird.

Zunächst umfaßt der Puffereingabebereich 100: Einen ersten, zweiten und dritten MOS-Transistor M1, M2 und M3, welche in Serie miteinander geschaltet sind, wobei das -Signal an jedes der jeweiligen Gates angelegt wird; und einen vierten MOS-Transistor M4, welcher in Serie mit dem dritten MOS-Transistor M3 verbunden ist, wobei die Betriebsspannung Vdd an ein Gate des vierten MOS-Transistors M4 angelegt wird. Bei der vorliegenden Ausführungsform sind der erste und zweite MOS-Transistor M1 und M2 PMOS-Transistoren, und der dritte und vierte ist ein NMOS-Transistor.

Der zweite und dritte Transistor M2 und M3 sind mit Umkehrstufen bzw. Invertern INV1, INV2 und INV3 verbunden, welche die Ausgabe bzw. das Ausgangssignal des in Reihe geschalteten Knoten A invertieren. Insbesondere invertiert der Inverter INV1 das Ausgabesignal von Knoten A, und der zweite Inverter INV2 invertiert das Ausgabesignal des ersten Inverters INV1. Der dritte Inverter INV3 invertiert das Ausgabesignal des zweiten Inverters INV2. Ein Puffereingabebereich 100, welcher den ersten, zweiten und dritten Inverter INV1, INV2 und INV3 einschließt, erzeugt das durch den dritten Inverter INV3.

Der DOE-Sperrbereich 200 umfaßt: Einen invertierenden bzw. ungeraden bzw. zeit­ weiligen Verzögerungsbereich (odd delay portion) 210 zum Verzögern des extern angelegten DOE um einen vorherbestimmten Zeitraum; ein erstes NAND-Gatter NAND 1 zum Durchführen einer NAND-Fuhktion des extern angelegten DOE-Signals und des verzögerten DOE-Signals von dem ungeraden bzw. zeitweiligen Verzöge­ rungsbereich 210; einen vierten Inverter INV4 zum Invertieren der Ausgabe des ersten NAND-Gatters NAND1, und einen fünften Inverter INV5 zum Invertieren der Ausgabe des vierten Inverters INV4. Der Verzögerungszeitraum der ungeraden bzw. zeitweiligen Verzögerung 210 wird auf 12 ns bis 15 ns unter Berücksichtigung der erwarteten Zeitdauer des Ausgaberauschens, des Umwandlungszeitraums von , und des Umwandlungszeitraums von festgesetzt.

Der Pufferausgabebereich 300 umfaßt: Ein zweites NAND-Gatter NAND2 zum Empfangen der Ausgabe des dritten Inverters INV3 des Puffereingabebereichs 100 und des Ausgabesignals des fünften Inverters INV5 des DOE-Sperrbereichs 200 durch den Knoten B; einen sechsten Inverter INV6 zum Invertieren der Ausgabe des zweiten NAND-Gatters NAND2; einen siebten Inverter INV7 zum Invertieren der Ausgabe des sechsten Inverters INV6; und einen achten Inverter INV8 zum Invertieren der Ausgabe des siebten Inverters INV7, was das RAS1-Signal ist.

Die Fig. 2A bis 21 sind Diagramme der zeitlichen Arbeitsweise, welche , das DOE-Signal, , externes Rauschen, das ungerade bzw. zeitweilig verzögerte DOE-Signal, die Ausgabesignale von INV3 und INV5, das Ausgabesignal von NAND2 und das RAS1-Signal zeigen.

Wenn das von LOW nach HIGH wechselt, wird die Ausgabe bei dem Knoten A von LOW nach HIGH verändert. Hier wird der Knoten B auf einem HIGH-Pegel gehalten, weil das DOE-Signal in Synchronisation mit fortgesetzt in dem LOW-Zustand während eines vorherbestimmten Zeitraumes verbleibt. Deshalb wird die Ausgabe des zweiten NAND-Gatters NAND2 durch das Ausgabesignal des zweiten Inverters INV2 des Puffereingabebereichs 100 bestimmt. Nachdem das -Signal von HIGH nach LOW verändert wurde, verändert sich das DOE, das mit dem -Signal synchronisiert ist, als Ergebnis von LOW nach HIGH. Nach dem Abfallen der logischen Pegel der - und -Signale treten ein Lese- bzw. Abtastrauschen (sensing noise) SN bzw. ein Ausgaberauschen (output noise) ON auf. Hier wird der Ausgang des ersten NAND-Gatters NAND1 auf LOW nur während der Verzöge­ rungszeit der ungeraden bzw. zeitweiligen Verzögerung 210, 12 ns bis 15 ns, gehalten, wenn das DOE-Signal freigegeben oder HIGH wird, während der Ausgang des zweiten NAND-Gatters NAND2 auf HIGH gehalten wird, ohne Berücksichtigung der Veränderung des Eingabesignals. Deshalb wird der Puffer vor einer Fehlfunktion aufgrund eines Ausgaberauschens geschützt bzw. davon abgehalten, wenn von HIGH nach LOW verändert wird.

Wie oben beschrieben, berücksichtigt der Eingabepuffer der vorliegenden Erfindung die Veränderung des Eingabesignals während eines vorherbestimmten Zeitraums nicht und reagiert nur auf die anfängliche Veränderung des Eingabesignals, selbst wenn das Ausgaberauschen des Speicherbauelements, welches während der Umwandlung des von HIGH nach LOW auftritt, dem Eingabesignal des Eingabepuffers zugeführt wird. Der Eingabe- bzw. Eingangspuffer arbeitet in Abstimmung mit bzw. entsprechend einer Veränderung des Eingabesignals nachdem das Ausgaberauschen abnimmt, wodurch die Eingabeeigenschaften eines Vielausgabe- (multi-output)Speicherbauelements einschließlich eines relativ großen Ausgaberau­ schens verbessert werden. Kurz ausgedrückt, implementiert die vorliegende Erfindung einen Eingabepuffer, welcher die Eingabeeigenschaften des Vielaus­ gabespeicherbauelements verbessert.

Es wird den Fachleuten offensichtlich sein, daß verschiedenartige Abwandlungen und Veränderungen an dem Eingabepuffer für ein Halbleiterspeicherbauelement der vorliegenden Erfindung durchgeführt werden können, ohne von der Idee und der Reichweite der Erfindung abzuweichen. Demzufolge ist beabsichtigt, daß die vorliegende Erfindung Abwandlungen und Veränderungen dieser Erfindung abdeckt unter der Voraussetzung, daß diese innerhalb des Schutzbereichs der beigefügten Ansprüche und deren Äquivalente fallen.

Ein Eingabepuffer für ein Speicherbauelement, welches einen Reihenadressenimpuls empfängt und ein RAS1 erzeugt, von welchem das Rauschsignal entfernt ist, weist eine Puffereingabe zum externen Empfangen des auf; einen Datenaus­ gabefreigabe(DOE)-Sperrbereich zum Verzögern des DOE-Signals, welches mit einem externen -Signal synchronisiert ist, um einen vorherbestimmen Zeitraum, und anschließendem Erzeugen des verzögerten DOE-Signals; und einen Puffer­ ausgabebereich zum Aufnehmen der Signalausgabe von dem DOE-Sperrbereich als dem Regel- bzw. Steuersignal, Aufnehmen des des Puffereingabebereichs als einem Eingabesignal, und Erzeugen des rauschfreien RAS1 in Abstimmung mit dem Regel- bzw. Steuersignal.

Claims (5)

1. Eingabe- bzw. Eingangspuffer für ein Speicherbauelement, welches einen Reihen­ bzw. Zeilenadressen(abtast)impuls (row address strobe) empfängt bzw. aufnimmt und ein Ausgabesignal RAS1 erzeugt, bei welchem Rauschen entfernt ist, wobei der Puffer aufweist:einen Puffereingabebereich für das externe Empfangen des ;
einen Datenausgabefreigabe-(DOE)-Sperr- bzw. Blockierbereich zum Verzögern eines DOE-Signals, das mit einem externen synchronisiert ist, über einen vorherbestimmten Zeitraum, und anschließendes Erzeugen eines verzögerten DOE-Signals; undeinen Pufferausgabebereich zum Aufnehmen einer Signalausgabe von dem DOE-Sperrbereich als ein Regel- bzw. Steuersignal, Empfangen des des Puffereingabebereichs als ein Eingabesignal, und Erzeugen des rauschfreien RAS1 in Abstimmung mit bzw. entsprechend dem Regel- bzw. Steuersignal.

2. Eingabepuffer nach Anspruch 1, wobei der Puffereingabebereich, welcher das empfängt, aufweist:
einen ersten Transistor mit einem Sourceanschluß, an welchen eine Speise­ bzw. Steuerspannung angelegt wird, einem Drainanschluß, und einem Gateanschluß, an welchen das angelegt wird;einem zweiten Transistor mit einem Sourceanschluß, der mit dem Drain­ anschluß des ersten Transistors verbunden ist, einem Drainanschluß, und einem Gateanschluß, an welchen das extern angelegt wird;einem dritten Transistor mit einem Drainanschluß, welcher mit dem Drainanschluß des zweiten Transistors verbunden ist und ein invertiertes erzeugt, einem Sourceanschluß und einem Gateanschluß, an welchen das invertierte extern angelegt wird;
einem vierten Transistor mit einem Sourceanschluß, welcher mit dem Sourceanschluß des dritten Transistors verbunden ist, einem Drain-geerdeten Anschluß und einem Gateanschluß, an welchen die Speisespannung bzw. Steuer­ spannung angelegt wird;
einem ersten Inverter bzw. Umkehrstufe zum Invertieren der Signalausgabe von einem Knoten, welcher den Drainanschluß des zweiten Transistors und den Sourceanschluß des dritten Transistors verbindet; einem zweiten Inverter zum Invertieren der Signalausgabe von dem ersten Inverter; und
einem dritten Inverter zum Invertieren der Signalausgabe von dem zweiten Inverter.

3. Eingabepuffer nach Anspruch 2, wobei der erste und der zweite Transistor PMOS-Transistoren sind und der dritte und vierte Transistor NMOS-Transistoren sind.

4. Eingabepuffer nach einem der Ansprüche 1 bis 3, wobei der DOE-Sperrbereich umfaßt:
einem ungeraden Verzögerungsbereich (odd delay) zum Invertieren und Verzögern des extern angelegten DOE während eines vorherbestimmten Zeitraums;
einem ersten NAND-Gatters zum Durchführen einer NAND-Fuhktion des extern angelegten DOE als dem ersten Eingabesignal und einem invertierten und verzögerten DOE von dem ungeraden Verzögerungsbereich als dem zweiten Eingangssignal;
einem vierten Inverter zum Invertieren der Ausgabe des ersten NAND-Gatters; und
einem fünften Inverter zum Invertieren der Ausgabe des vierten Inverters.

5. Puffer nach einem der Ansprüche 1 bis 4, wobei der Pufferausgabebereich umfaßt:
ein zweites NAND-Gatter zum Durchführen einer NAND-Funktion einer Zweisignaleingabe von dem Puffereingabebereich und dem DOE-Sperrbereich;
einem sechsten Inverter zum Invertieren der Ausgabe des zweiten NAND-Gatters;
einem siebten Inverter zum Invertieren der Ausgabe des sechsten Inverters; und
einem achten Inverter zum Erzeugen des RAS1, welches ein invertiertes Signal des Ausgabesignals des siebten Inverters darstellt.